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J-GLOBAL ID：201402296531789936   整理番号：14A1500268

大規模RLC回路の解析における行列分割手法と回路分割手法の比較

Comparison of Matrix and Circuit Partitioning Approaches for Analysis of Large Scale RLC Circuits

著者 (1件)： TANJI Yuichi (Kagawa Univ., Takamatsu, JPN)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 114  号： 249(CAS2014 51-86)  ページ： 23-28  発行年： 2014年10月09日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 非線形端末を有する大規模RLC回路の解析に,行列,回路分割手法の適用を行う。試作シミュレータによって,精度,演算効率を評価した結果を示す。(著者抄録)

シソーラス用語： *大規模 ,  *RLC回路 ,  *回路解析 ,  *行列 ,  *分割法 ,  *回路分割 ,  シミュレータ ,  評価 ,  効率 ,  有限差分時間領域法 ,  計算効率 ,  非線形
準シソーラス用語： 精度評価

分類 (2件)： 発振回路  (NC05020Y) ,  その他の電子回路  (NC05090X)

引用文献 (26件)：

• L. T. Pillage and R. A. Rohrer, "Asymptotic waveform evaluation for timing analysis," IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol. 9, no. 4, pp. 352-366, 1990.
• A. Odabasioglu, M. Celik, and L. T. Pileggi, "PRIMA: Passive reduced-order interconnect macromodeling algorithm," IEEE Trans. Comput.-Aided Des. Integr.,Circuits Syst., vol. 17, no. 8, pp. 645- 654, 1998.
• J. R. Phillips, L. Daniel, L. M. Silveira, "Guaranteed passive balancing transformations for model order reduction," IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol. 22, no. 8, pp. 1027- 1041, 2003.
• T.-H. Chen and C. C.-P. Chen, "INDUCTWISE: Inductance-wise interconnect simulator and extractor," IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol. 22, no. 7, pp. 884-894, 2003.
• A. Devgan, H. Ji, and W. Dai, "How to efficiently capture on-chip inductance effects," Proc. ICCAD2000, 2000.

タイトルに関連する用語 (5件)： 大規模 ,  RLC回路 ,  解析 ,  行列 ,  分割手法