特許
J-GLOBAL ID:201403001927149437

半導体回路

発明者:
出願人/特許権者:
代理人 (13件): 蔵田 昌俊 ,  福原 淑弘 ,  中村 誠 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  赤穂 隆雄 ,  井上 正 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子
公報種別:公開公報
出願番号(国際出願番号):特願2012-207564
公開番号(公開出願番号):特開2014-063854
出願日: 2012年09月20日
公開日(公表日): 2014年04月10日
要約:
【課題】半導体回路の動作不良を抑制する。【解決手段】本実施形態の半導体回路は、第1の電圧VDD1が印加される第1の電源端子と、第1の電圧VDD1と異なる第2の電圧VDD2が印加される第2の電源端子と、第2の電圧VDD2を調整し、調整した第2の電圧VDD2を出力電圧として出力端子に出力するレギュレータ回路2と、出力端子に発生したESDを放電させるためのESD保護回路6と、第1の電圧VDD1の大きさを第2の電圧VDD2の大きさにシフトし、第1及び第2の電圧VDD1,VDD2の印加の有無に応じてレギュレータ回路2とESD保護回路6とを電気的に分離するための制御信号を出力するレベルシフト回路1と、を含む。【選択図】図1
請求項(抜粋):
第1の電圧が印加される第1の電源端子と、 前記第1の電圧と異なる第2の電圧が印加される第2の電源端子と、 前記出力端子に発生したESDを放電させるためのESD保護回路と、 前記第2の電圧を調整し、調整した前記第2の電圧を出力電圧として出力端子に出力するレギュレータ回路と、 前記第1の電圧を前記第2の電圧にシフトさせ、前記第1及び第2の電圧の印加の有無に応じて前記レギュレータ回路と前記ESD保護回路とに対する制御信号を出力するレベルシフト回路と、 を具備し、 前記ESD保護回路は、抵抗素子とキャパシタとから形成される第1の回路、及び、グランド端子と前記出力端子との間に接続された第1の電流経路と、第1のゲートとを有する第1のトランジスタ、及び、前記第1の回路の出力ノードと前記第1のトランジスタの第1のゲートとの間に接続された第2の回路、を含み、 前記レギュレータ回路は、前記制御信号が入力される第1の制御ユニット、及び、前記制御ユニットに接続された第2のゲートと、前記第2の電源端子に接続される第2の電流経路の一端と、前記第1の制御ユニット及び前記出力端子に接続される前記第2の電流経路の他端とを有する第2のトランジスタ、を含み、 前記第2の回路は、前記抵抗素子と前記容量素子との接続点に接続される入力ノードと、前記第1のトランジスタの第1のゲートに接続される出力ノードとを有するインバータ、及び、前記制御信号が供給される第1の制御線に接続される第1の制御端子と、前記出力端子に接続される第2の制御線と前記インバータの前記入力ノードとの間に接続された第3の電流経路とを有する第1の制御スイッチ、及び、前記第1の制御線に接続される第2の制御端子と、前記インバータの前記出力ノードと前記グランド端子との間に接続された第4の電流経路とを有する第2の制御スイッチ、を含み、 前記制御信号に基づいて、前記第1の制御ユニットが、前記第2のトランジスタのオン及びオフを制御し、 前記第1及び第2の電圧が印加されないときに前記出力端子にESDが発生した場合、前記第1の回路から前記インバータに供給された入力信号に基づいて、前記第1のトランジスタをオンさせる出力信号を、前記インバータが前記第1のトランジスタに出力する、 前記第1及び第2の電圧が印加され、前記出力端子に前記出力電圧が印加された場合に、前記第1の制御信号に基づいて、前記第1及び第2の制御スイッチがオンされ、オン状態の前記第1の制御スイッチの前記第3の電流経路からの前記インバータに供給された入力信号に基づいて、前記第1のトランジスタをオフさせる信号を、前記インバータが前記第1のトランジスタに出力する、 ことを特徴とする半導体回路。
IPC (2件):
H01L 21/822 ,  H01L 27/04
FI (1件):
H01L27/04 H
Fターム (11件):
5F038BB04 ,  5F038BE09 ,  5F038BH02 ,  5F038BH03 ,  5F038BH07 ,  5F038BH13 ,  5F038BH19 ,  5F038CD09 ,  5F038CD16 ,  5F038DF01 ,  5F038EZ20
引用特許:
出願人引用 (4件)
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審査官引用 (4件)
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