特許
J-GLOBAL ID：201403005485426075

半導体装置およびその製造方法

発明者：
佐次田 直也

佐次田 直也 について


出願人/特許権者：
富士通セミコンダクター株式会社

富士通セミコンダクター株式会社 について


代理人 (1件)： 片山 修平
公報種別：公開公報
出願番号（国際出願番号）：特願2012-234281
公開番号（公開出願番号）：特開2014-086561
出願日： 2012年10月24日
公開日（公表日）： 2014年05月12日
要約：
【課題】膜厚の異なるキャパシタの製造工程を簡略化すること。【解決手段】半導体基板10の上方に形成された第1下部電極14および第2下部電極14と、前記第1下部電極および前記第2下部電極上に形成された第1強誘電体膜16と、前記第1下部電極上に第1開口を備え前記第2下部電極上に第2開口を備えるように前記第1強誘電体膜上に形成されたストッパ層18と、前記第1開口内の前記第1強誘電体膜上に形成された第1上部電極20と、前記第2開口内の前記第1強誘電体膜上に形成され、前記第1開口内に形成されていない第2強誘電体膜22と、前記第2強誘電体膜上に形成された第2上部電極24と、を具備する半導体装置。【選択図】図3
請求項（抜粋）：
半導体基板の上方に形成された第1下部電極および第2下部電極と、 前記第1下部電極および前記第2下部電極上に形成された第1強誘電体膜と、 前記第1下部電極上に第1開口を備え前記第2下部電極上に第2開口を備えるように前記第1強誘電体膜上に形成されたストッパ層と、 前記第1開口内の前記第1強誘電体膜上に形成された第1上部電極と、 前記第2開口内の前記第1強誘電体膜上に形成され、前記第1開口内に形成されていない第2強誘電体膜と、 前記第2強誘電体膜上に形成された第2上部電極と、 を具備することを特徴とする半導体装置。
IPC (3件)：
H01L 27/105 ,  H01L 21/824 ,  H01L 27/10
FI (2件)：
H01L27/10 444B ,  H01L27/10 481
Fターム (38件)：
5F083FR02 ,  5F083GA05 ,  5F083GA06 ,  5F083GA09 ,  5F083GA25 ,  5F083GA27 ,  5F083GA28 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA43 ,  5F083JA53 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083LA21 ,  5F083MA04 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01 ,  5F083NA03 ,  5F083PR03 ,  5F083PR06 ,  5F083PR21 ,  5F083PR22 ,  5F083PR33 ,  5F083PR34 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA01
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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