特許
J-GLOBAL ID：201403016008696933

半導体装置

発明者：
田中 孝一

田中 孝一 について


出願人/特許権者：
京セラドキュメントソリューションズ株式会社

京セラドキュメントソリューションズ株式会社 について


代理人 (3件)： 小谷 悦司 ,  小谷 昌崇 ,  西谷 浩治
公報種別：公開公報
出願番号（国際出願番号）：特願2013-090183
公開番号（公開出願番号）：特開2014-215667
出願日： 2013年04月23日
公開日（公表日）： 2014年11月17日
要約：
【課題】JTAG回路を利用してトリガーを検知し、省電力モードから通常電力モードに復帰させる。【解決手段】ASIC13a,13b,13cは、それぞれ、複数のセル39及びこれらのセル39が接続されたシフトレジスタ41を備える。ASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号で構成される列を、一つの信号列とする。ASIC13a,13b,13cのそれぞれの複数の入出力端子31のいずれにも信号が入力されていない状態において、ASIC13a,13b,13cのそれぞれの複数のセル39に格納されている信号で構成される列を、初期信号列とする。省電力モードにおいて、信号列を、デイジーチェーン接続されている三つのシフトレジスタ41から出力させる処理をする。信号列が初期信号列と一致しないと判定された場合、トリガーが検知されたと判定する。そして、ASIC13a,13b,13cのそれぞれの論理コア部35に電力を供給する。【選択図】図9
請求項（抜粋）：
通常電力モード、及び、前記通常電力モードよりも消費電力が少ない省電力モードを、選択して実行する半導体装置であって、 前記通常電力モードにおいて所定の処理をする回路部と、JTAG回路部と、前記通常電力モードにおいて、前記回路部に対して入力インターフェイスの機能を有し、かつ前記省電力モードにおいて、前記JTAG回路部に対して入力インターフェイスの機能を有するインターフェイス部と、を含む半導体集積回路と、 前記回路部に電力を供給する第1の電源と、 前記インターフェイス部に電力を供給する第2の電源と、 前記通常電力モードにおいて、前記第1の電源から前記回路部に電力を供給する制御をし、前記省電力モードにおいて、前記第1の電源から前記回路部に電力を供給しない制御をし、前記通常電力モード及び前記省電力モードのいずれにおいても、前記第2の電源から前記インターフェイス部に電力を供給する制御をする電力制御部と、 前記省電力モードにおいて、前記半導体装置の外部からトリガーが入力したことを前記JTAG回路部が検知したか否かを判定する判定部と、を備え、 前記判定部によって、前記JTAG回路部が前記検知をしたと判定された場合、前記電力制御部は、前記第1の電源から前記回路部に電力を供給しない制御から電力を供給する制御に切り替える半導体装置。
IPC (1件)：
G06F 1/32
FI (1件)：
G06F1/00 332Z
Fターム (2件)：
5B011EA09 ,  5B011LL11
引用特許：
出願人引用 (4件)
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