特許
J-GLOBAL ID：201403023563532993
データ処理装置
発明者：
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出願人/特許権者：
代理人 (2件)：
吉竹 英俊
, 有田 貴弘
公報種別：特許公報
出願番号（国際出願番号）：特願2013-121448
公開番号（公開出願番号）：特開2013-229039
特許番号：特許第5521092号
出願日： 2013年06月10日
公開日（公表日）： 2013年11月07日
請求項（抜粋）：
【請求項1】 レジスタを備えるCPUと、
そのエンディアンがリトルエンディアン及びビッグエンディアンの内の一方に固定され、且つ、その転送信号量がNビットであり、前記CPUに接続された一端を備えると共に、データの読み出し及び書き込みが可能な第1メモリ内の命令コードが格納された第1格納領域と信号線を介して接続されている命令バスと、
そのエンディアンが前記リトルエンディアン及び前記ビッグエンディアンの内の何れかに可変に設定された前記データを転送し、且つ、その1回の転送信号量の最大値が前記Nビットであり、前記第1メモリ内の、前記データをバイト単位で格納する、k(N=8×k:kは正の整数)個の番地を有する格納領域の各番地と接続されたk本の信号線より構成されているデータバスと、
前記CPUが出力する制御信号に応じて、前記データバスの前記k本の信号線と、前記レジスタ内の、前記データをバイト単位で格納するk個の番地とを接続するアライナとを備えており、
前記CPUは、その各々のサイズが前記Nビットである複数のベクタアドレスを備えるベクタテーブルを記憶する不揮発性の第2メモリの出力端にも電気的に接続されており、前記ベクタテーブルが、リセット信号の受信、或いは、前記リセット信号の受信を除く特定の割り込み処理の要求の受信の何れかを要因として、前記Nビットの対応するベクタアドレスを前記CPUに出力することにより、前記CPUは、前記第2メモリの前記ベクタテーブルに対してオペランドアクセスするときには、
前記CPUは、前記対応するベクタアドレスに基づいて命令フェッチを行うと共に、
前記CPUは、前記第1メモリよりフェッチした命令コードの実行の前に、前記第1メモリに対して最大で前記Nビットのデータ量のアクセスを行うときに、前記レジスタ内にデータが、前記命令バスのエンディアンの種類に応じて定まるアドレスと同一のアドレスであって且つ同一のデータアライメントで以って常に格納される様に、前記制御信号によって前記アライナの動作を制御することを特徴とする、
データ処理装置。
IPC (1件)：
FI (1件)：
引用特許：
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