特許
J-GLOBAL ID:201403031587998899
フィンFETの製造方法およびデバイスの製造方法
発明者:
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出願人/特許権者:
代理人 (3件):
岡部 讓
, 吉澤 弘司
, 川崎 孝
公報種別:公開公報
出願番号(国際出願番号):特願2013-251146
公開番号(公開出願番号):特開2014-160802
出願日: 2013年12月04日
公開日(公表日): 2014年09月04日
要約:
【課題】フィンFETの製造において、基板上に形成された半導体のフィンの側壁には一定のラフネスが存在する。このようなラフネスを有するフィンを用いた場合、各トランジスタ間の形状等に起因する特性のばらつきが問題となり得る。本発明は、フィンFETの製造においてフィンの形成後の側壁ラフネスをより簡便に低減し、デバイス特性を改善可能な製造方法を提供することを目的とする。【解決手段】基板上に形成された半導体のフィンの側壁を、グリッドから引き出されたイオンビームによってエッチング処理を施すことで、側壁のラフネスを低減させる。【選択図】図5
請求項(抜粋):
フィンFETの製造方法であって、
基板上に形成された半導体のフィンの側壁を、グリッドから引き出されたイオンビームによってイオンビームエッチングするイオンビームエッチング工程を有することを特徴とするフィンFETの製造方法。
IPC (2件):
H01L 29/786
, H01L 21/302
FI (3件):
H01L29/78 618C
, H01L29/78 617K
, H01L21/302 201B
Fターム (24件):
5F004AA11
, 5F004BA11
, 5F004BA14
, 5F004BB24
, 5F004DA23
, 5F004DB01
, 5F110AA16
, 5F110AA30
, 5F110CC10
, 5F110DD05
, 5F110DD13
, 5F110DD14
, 5F110EE01
, 5F110EE04
, 5F110EE09
, 5F110EE22
, 5F110EE29
, 5F110FF01
, 5F110FF35
, 5F110GG01
, 5F110GG02
, 5F110GG03
, 5F110GG22
, 5F110GG30
引用特許:
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