特許
J-GLOBAL ID：201403036006278825

半導体装置、及び半導体装置の製造方法

発明者：
柳沢 学

柳沢 学 について


出願人/特許権者：
旭化成エレクトロニクス株式会社

旭化成エレクトロニクス株式会社 について


代理人 (3件)： 森 哲也 ,  小西 恵 ,  田中 秀▲てつ▼
公報種別：公開公報
出願番号（国際出願番号）：特願2012-176091
公開番号（公開出願番号）：特開2014-036093
出願日： 2012年08月08日
公開日（公表日）： 2014年02月24日
要約：
【課題】同一基板にゲート低耐圧半導体素子とゲート高耐圧半導体素子と導電体とを混載することができる半導体装置、及びその製造方法を提供する。【解決手段】本願発明は、ゲート低耐圧半導体素子36とゲート高耐圧半導体素子38とポリ抵抗素子14とを同一基板に混載した半導体装置100の製造方法であって、低耐圧ゲート酸化膜形成領域2と高耐圧ゲート酸化膜形成領域3と抵抗素子形成領域4とを有する半導体基板1の抵抗素子形成領域4にポリ抵抗素子14を形成するポリ抵抗素子形成工程と、高耐圧ゲート酸化膜形成領域3は露出し、かつ、少なくともポリ抵抗素子14を覆う耐酸化性膜18を形成する工程と、高耐圧ゲート酸化膜形成領域3の半導体基板1を酸化して、高耐圧ゲート酸化膜形成領域3に高耐圧ゲート酸化膜22を形成する工程と、を備えている。【選択図】図2
請求項（抜粋）：
ゲート低耐圧半導体素子と、ゲート高耐圧半導体素子と、導電体と、を同一基板に混載した半導体装置の製造方法であって、 前記ゲート低耐圧半導体素子の低耐圧ゲート酸化膜が形成される低耐圧ゲート酸化膜形成領域と、前記ゲート高耐圧半導体素子の高耐圧ゲート酸化膜が形成される高耐圧ゲート酸化膜形成領域と、前記導電体が形成される導電体形成領域と、を有する半導体基板の前記導電体形成領域に前記導電体を形成する導電体形成工程と、 前記導電体形成工程後に、前記高耐圧ゲート酸化膜形成領域は露出し、かつ、少なくとも前記導電体を覆う耐酸化性膜を形成する耐酸化性膜形成工程と、 前記耐酸化性膜形成工程後に、前記高耐圧ゲート酸化膜形成領域の前記半導体基板を酸化して、前記高耐圧ゲート酸化膜形成領域に前記高耐圧ゲート酸化膜を形成する高耐圧ゲート酸化膜形成工程と、を備えることを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/823 ,  H01L 27/06 ,  H01L 27/088 ,  H01L 21/822 ,  H01L 27/04
FI (4件)：
H01L27/06 102A ,  H01L27/08 102C ,  H01L27/04 P ,  H01L27/04 C
Fターム (20件)：
5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AR09 ,  5F038EZ14 ,  5F038EZ16 ,  5F038EZ20 ,  5F048AA05 ,  5F048AA09 ,  5F048AC01 ,  5F048AC10 ,  5F048BA01 ,  5F048BB03 ,  5F048BB16 ,  5F048BB20 ,  5F048BC18 ,  5F048BD02 ,  5F048BD10 ,  5F048BG12 ,  5F048DA23
引用特許：
審査官引用 (4件)
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