特許
J-GLOBAL ID：201403046948172572
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人深見特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2012-191082
公開番号（公開出願番号）：特開2014-050214
出願日： 2012年08月31日
公開日（公表日）： 2014年03月17日
要約：
【課題】誘導性負荷あるいは容量性負荷を駆動する半導体装置において、干渉を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置は、誘導性あるいは容量性負荷の一端および他端側とそれぞれ接続される第1および第2の出力端子と、第1の電圧と第1の出力端子との間に接続される第1のMOSトランジスタと、第2の電圧と第1の出力端子との間に接続される第2のMOSトランジスタと、第1の電圧と第2の出力端子との間に接続される第3のMOSトランジスタと、第2の電圧と第2の出力端子との間に接続される第4のMOSトランジスタと、誘導性あるいは容量性負荷を制御するために第1〜第4のMOSトランジスタを駆動する駆動回路とを備え、デッドオフ期間においてMOSトランジスタに形成されるPN接合の寄生ダイオードの順方向電流をバイパスするための第1および第2のバイパストランジスタをさらに備える。【選択図】図6
請求項（抜粋）：
誘導性あるいは容量性負荷の一端および他端側とそれぞれ接続される第1および第2の出力端子と、
第1の電圧と前記第1の出力端子との間に接続される第1のMOSトランジスタと、
第2の電圧と前記第1の出力端子との間に接続される第2のMOSトランジスタと、
前記第1の電圧と前記第2の出力端子との間に接続される第3のMOSトランジスタと、
前記第2の電圧と前記第2の出力端子との間に接続される第4のMOSトランジスタと、
前記誘導性あるいは容量性負荷を制御するために前記第1〜第4のMOSトランジスタを駆動する駆動回路とを備え、
前記駆動回路は、前記第1および第2のMOSトランジスタあるいは第3および第4のMOSトランジスタが共に導通しないようにデッドオフ期間を設けて前記第1〜第4のMOSトランジスタを駆動し、
前記第1および第2の出力端子にそれぞれ対応して設けられ、前記デッドオフ期間においてMOSトランジスタに形成されるPN接合の寄生ダイオードの順方向電流をバイパスするための第1および第2のバイパストランジスタをさらに備える、半導体装置。
IPC (4件)：
H02P 23/00
, H02P 25/04
, H01L 21/823
, H01L 27/092
H02P5/28 301Z
, H01L27/08 321L
5F048AA03
, 5F048AB03
, 5F048AC03
, 5F048AC06
, 5F048BA01
, 5F048BE03
, 5F048BE04
, 5F048BE09
, 5F048BF18
, 5F048BH04
, 5F048BH06
, 5H505CC01
, 5H505DD01
, 5H505DD05
, 5H505HA09
, 5H505HB01
, 5H505JJ17
