特許
J-GLOBAL ID：201403047044451117
半導体素子の製造方法、および半導体素子
発明者：
,
出願人/特許権者：
代理人 (2件)：
特許業務法人明成国際特許事務所
, 井上 雄介
公報種別：公開公報
出願番号（国際出願番号）：特願2012-270015
公開番号（公開出願番号）：特開2014-116483
出願日： 2012年12月11日
公開日（公表日）： 2014年06月26日
要約：
【課題】チャネル抵抗の悪化を抑制可能な半導体素子の製造方法を提供する。【解決手段】半導体素子10は、基板110上に、第1のN型半導体層120と、P型半導体層130と、第2のN型半導体層140と、を基板側から順に積層した構造に対して、P型半導体層130に電極230を形成するためにP型半導体層130の一部を第2のN型半導体層140側に露出させる工程(A)と、工程(A)の後に、第2のN型半導体層140の表面から前記第1のN型半導体層120まで達するゲート電極用トレンチ250を形成する工程(B)と、により製造される。【選択図】図2
請求項（抜粋）：
半導体素子の製造方法であって、
基板上に、第1のN型半導体層と、P型半導体層と、第2のN型半導体層と、を前記基板側から順に積層した構造に対して、
(A) 前記P型半導体層に電極を形成するために前記P型半導体層の一部を前記第2のN型半導体層側に露出させる工程と、
(B) 前記工程(A)の後に、前記第2のN型半導体層の表面から前記第1のN型半導体層まで達するゲート電極用トレンチを形成する工程と、を備える、半導体素子の製造方法。
IPC (3件)：
H01L 29/78
, H01L 29/12
, H01L 21/336
H01L29/78 652T
, H01L29/78 653A
, H01L29/78 652C
, H01L29/78 652L
, H01L29/78 652K
, H01L29/78 658G
