特許

J-GLOBAL ID：201403057396449002

DLL回路及びその制御方法

発明者： 阿部 恒夫
出願人/特許権者： ピーエスフォー ルクスコ エスエイアールエル
代理人 (3件)： 加藤 朝道 ,  内田 潔人 ,  青木 充
公報種別：公開公報
出願番号（国際出願番号）：特願2013-269112
公開番号（公開出願番号）：特開2014-112859
出願日： 2013年12月26日
公開日（公表日）： 2014年06月19日
要約：

【課題】クロックパルス幅が狭い場合や広い場合において、合成回路の誤動作を回避し、動作周波数を高速化できるDLLを提供する。【解決手段】外部クロックCKの第1遷移Riseに対応して互いに異なる遅延時間の信号を出力し、CKの第2の遷移Fallに対応して互いに異なる遅延時間の信号を出力する第1の可変遅延回路20と、第1の可変遅延回路からの信号をそれぞれ受ける第2の可変遅延回路10R、10Fと、第2の可変遅延回路からの出力信号を合成して出力する第1の合成回路30とを備え、第2の可変遅延回路は、第1の可変遅延回路からの信号からワンショットパルスを生成するワンショットパルス生成回路と、ワンショットパルスがセット端子に入力されるラッチ回路と、ラッチ回路のセット出力の遷移エッジを受け、所定の比率で合成した信号を出力する第2の合成回路と、を備え、第2の合成回路の出力がラッチ回路のリセット端子に入力される。【選択図】図2

請求項（抜粋）：

クロック信号を入力し、前記クロック信号の立ち上がりから遅延時間の互いに異なる第1、第2の遅延信号(OUTRE、OUTRO)を生成し、前記クロック信号の立ち下がりから遅延時間の互いに異なる第3、第4の遅延信号(OUTFE、OUTFO)を生成するディレイ回路と 前記第1、第2の遅延信号(OUTRE、OUTRO)を受け、前記第1、第2の遅延信号(OUTRE、OUTRO)を設定された第1の比率にしたがって遅延合成した信号(NR)を出力する第1のインタポレータと、 前記第3、第4の遅延信号(OUTFE、OUTFO)を受け、前記第3、第4の遅延信号(OUTFE、OUTFO)を設定された第2の比率にしたがって遅延合成した信号(NF)を出力する第2のインタポレータと、 前記第1、第2のインタポレータの出力を波形合成した信号を出力する第1の合成回路(シンセサイザ)と、 前記第1、第2のインタポレータに対して前記第1、第2の比率をそれぞれ設定する第1、第2の位相調整回路と、 を備え、 前記第1の合成回路(シンセサイザ)の出力は、出力バッファ(OE)を介して出力端子から出力され、前記出力バッファのレプリカ(Replica)に入力され、 前記レプリカ(Replica)の第1、第2の出力信号(RCLK、FCLK)がそれぞれ前記第1、第2の位相調整回路に帰還され、 前記第1、第2の位相調整回路は、前記クロック信号と、帰還された前記第1、第2の出力信号(RCLK、FCLK)の位相比較結果に基づき、前記第1、第2のインタポレータの前記第1、第2の比率を設定する、半導体装置。

IPC (3件)：

H03K 5/04 ,  H03K 5/13 ,  G11C 11/407

FI (4件)：

H03K5/04 ,  H03K5/13 ,  G11C11/34 362T ,  G11C11/34 354C

Fターム (21件)：

5J001AA05 ,  5J001BB00 ,  5J001BB03 ,  5J001BB10 ,  5J001BB12 ,  5J001BB21 ,  5J001BB23 ,  5J001CC03 ,  5J001CC04 ,  5J001DD09 ,  5M024AA49 ,  5M024BB27 ,  5M024BB33 ,  5M024DD83 ,  5M024GG01 ,  5M024JJ03 ,  5M024JJ38 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07

引用特許：

審査官引用 (3件)

• DLL回路
  公報種別：公開公報   出願番号：特願2003-050587   出願人：エルピーダメモリ株式会社
• 補間回路とDLL回路及び半導体集積回路
  公報種別：公開公報   出願番号：特願2001-285508   出願人：エルピーダメモリ株式会社
• クロック遅延回路
  公報種別：公開公報   出願番号：特願2004-316035   出願人：エルピーダメモリ株式会社