特許

J-GLOBAL ID：201403063022285006

半導体装置及び半導体装置の製造方法

発明者： 宮本 真人
出願人/特許権者： 富士通セミコンダクター株式会社
代理人 (3件)： 伊東 忠重 ,  伊東 忠彦 ,  山口 昭則
公報種別：公開公報
出願番号（国際出願番号）：特願2012-197624
公開番号（公開出願番号）：特開2014-053489
出願日： 2012年09月07日
公開日（公表日）： 2014年03月20日
要約：

【課題】ゲートリセスを形成することなくノーマリーオフとなるオン抵抗の低い半導体装置を提供する。【解決手段】基板の上に形成された第1の半導体層と、前記第1の半導体層の上に形成された、前記第1の半導体層とは異なる格子定数を有する第2の半導体層と、前記第2の半導体層の上に形成されたゲート電極と、前記第2の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記第1の半導体層には、前記ゲート電極の直下の第1の領域において、前記ゲート電極の直下を除く第2の領域よりも高い凸部が形成されており、前記第2の半導体層は、前記第2の領域よりも、前記第1の領域が薄く形成されていることを特徴とする半導体装置により上記課題を解決する。【選択図】 図12

請求項（抜粋）：

基板の上に形成された第1の半導体層と、 前記第1の半導体層の上に形成された、前記第1の半導体層とは異なる格子定数を有する第2の半導体層と、 前記第2の半導体層の上に形成されたゲート電極と、 前記第2の半導体層の上に形成されたソース電極及びドレイン電極と、 を有し、前記第1の半導体層には、前記ゲート電極の直下の第1の領域において、前記ゲート電極の直下を除く第2の領域よりも高い凸部が形成されており、 前記第2の半導体層は、前記第2の領域よりも、前記第1の領域が薄く形成されていることを特徴とする半導体装置。

IPC (6件)：

H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 21/20 ,  H01L 21/205

FI (5件)：

H01L29/80 H ,  H01L21/28 A ,  H01L21/28 301B ,  H01L21/20 ,  H01L21/205

Fターム (57件)：

4M104AA04 ,  4M104BB17 ,  4M104DD09 ,  4M104DD17 ,  4M104DD37 ,  4M104DD65 ,  4M104EE03 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104FF07 ,  4M104FF31 ,  4M104GG12 ,  5F045AA04 ,  5F045AB14 ,  5F045AB17 ,  5F045AF04 ,  5F045AF05 ,  5F045AF12 ,  5F045BB16 ,  5F045CA05 ,  5F045CA07 ,  5F045HA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GK04 ,  5F102GK08 ,  5F102GK09 ,  5F102GL04 ,  5F102GL17 ,  5F102GM04 ,  5F102GN04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR06 ,  5F102GR09 ,  5F102GS04 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102GV09 ,  5F102HC01 ,  5F102HC15 ,  5F152LL05 ,  5F152LM03 ,  5F152LM04 ,  5F152LM05 ,  5F152LN12 ,  5F152LN13 ,  5F152MM05 ,  5F152NN03 ,  5F152NN05 ,  5F152NP09 ,  5F152NQ09

引用特許：

審査官引用 (4件)

• 電界効果半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2007-043435   出願人：サンケン電気株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願2004-054330   出願人：株式会社東芝
• 特開平3-278473
  
• 特開平3-278473