特許
J-GLOBAL ID：201403066063487623
マルチスレッドプロセッサ
発明者：
,
出願人/特許権者：
代理人 (1件)：
家入 健
公報種別：特許公報
出願番号（国際出願番号）：特願2012-284004
公開番号（公開出願番号）：特開2013-080510
特許番号：特許第5536863号
出願日： 2012年12月27日
公開日（公表日）： 2013年05月02日
請求項（抜粋）：
【請求項1】 それぞれが独立した命令流を生成する複数のハードウェアスレッドと、
スケジュールに従って、前記複数のハードウェアスレッドのうち次実行サイクルにおいて使用するハードウェアスレッドを選択するスレッド選択信号を出力するスレッドスケジューラと、
前記スレッド選択信号に応じて前記複数のハードウェアスレッドのいずれか1つを選択して、選択したハードウェアスレッドにより生成された命令を出力するセレクタと、
前記セレクタから出力される命令を実行する演算回路と、を有し、
前記スレッドスケジューラは、
あるアルゴリズムに従ってハードウェアスレッドを決定するスケジューラと、
各スロットが前記複数のハードウェアスレッドのうち1つを指定する第1の情報、又は、前記スケジューラを指定する第2の情報、を保持する複数のスロットを含むスレッド制御レジスタと、
前記複数のスロットのうち1つを指定する第3の情報を格納する格納部と、を有し、
前記スレッド制御レジスタの前記複数のスロットの第1のスロットからスロットを順々に選択し、前記格納部により指定されたスロットを選択したときには、前記第1のスロットに戻ってスロットを再び順次選択し、
選択されたスロットが前記第1の情報を保持しているときは当該第1の情報の指定するハードウェアスレッドを前記セレクタに選択させ、選択されたスロットが前記第2の情報を保持しているときは前記スケジューラにより決定されるハードウェアスレッドを前記セレクタに選択させ、
前記第1の情報、前記第2の情報及び前記第3の情報は、前記演算回路で実行される管理プログラムにより前記スレッド制御レジスタ及び前記格納部に設定されるマルチスレッドプロセッサ。
IPC (2件)：
G06F 9/48 ( 200 6.01)
, G06F 9/46 ( 200 6.01)
G06F 9/46 452 Z
, G06F 9/46 410
