特許
J-GLOBAL ID：201403066519964712
駆動回路、ドライバICチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法
発明者：
出願人/特許権者：
,
代理人 (3件)：
前田 実
, 山形 洋一
, 篠原 昌彦
公報種別：特許公報
出願番号（国際出願番号）：特願2012-189952
公開番号（公開出願番号）：特開2013-032010
特許番号：特許第5476435号
出願日： 2012年08月30日
公開日（公表日）： 2013年02月14日
請求項（抜粋）：
【請求項1】補正データ入力端子と、それぞれ第1及び第2の被駆動素子のための補正データを記憶する第1及び第2のメモリセル回路と有する補正データメモリと、
駆動データ信号と、前記補正データメモリから読み出された補正データとに基づいて前記第1及び第2の被駆動素子を駆動する駆動部とを有し、
前記第1及び第2の被駆動素子の各々のための補正データが複数のビットから成るものであり、
前記第1及び第2のメモリセル回路の各々が、
それぞれ、第1及び第2のインバータで構成され、
前記第1のインバータの出力端子が前記第2のインバータの入力端子に接続され、前記第2のインバータの出力端子が前記第1のインバータの入力端子に接続され、
各々前記複数のビットのうちの一つを格納する
複数のメモリセルと、
前記補正データ入力端子と、前記複数のメモリセルの各々の前記第1のインバータの入力端子の間に直列接続され、前記メモリセルへデータを伝達する第1導電形の第1及び第2のスイッチ素子と、
前記複数のメモリセルの各々の前記第1のインバータの出力端子と、グランドの間に接続された前記第1導電形の第3のスイッチ素子とを備え、
前記第1のメモリセル回路の前記複数のメモリセルの各々
の前記第1のインバータの入力端子と前記補正データ入力端子の間に接続された前記第1のスイッチ素子の制御入力端子には、第1のイネーブル信号が入力されて、当該第1のイネーブル信号により当該第1のスイッチ素子のオンオフが切り換えられ、
前記第2のメモリセル回路の前記複数のメモリセルの各々の前記第1のインバータの入力端子と前記補正データ入力端子の間に接続された前記第1のスイッチ素子の制御入力端子には、第2のイネーブル信号が入力されて、当該第2のイネーブル信号により当該第1のスイッチ素子のオンオフが切り換えられ、
前記第1及び第2のメモリセル回路の各々の前記複数のメモリセルの各々の前記第1のインバータの入力端子と前記補正データ入力端子の間に接続された前記第2のスイッチ素子の制御入力端子には、当該メモリセルを選択するためのメモリセル選択信号が入力されて、当該メモリ選択信号により当該第2のスイッチ素子のオンオフが切り換えられ、
前記第1及び第2のメモリセル回路の前記第3のスイッチ素子の制御入力端子には、消去信号が入力されて、当該消去信号により当該第3のスイッチ素子のオンオフが切り換えられ、
前記第1及び第2のイネーブル信号により、前記第1及び第2のメモリセル回路のいずれに補正データを書き込むかが決定され、
前記メモリセル選択信号により、前記第1及び第2のメモリセル回路の各々の前記複数のメモリセルのいずれに補正データを書き込むかが決定され、
前記消去信号により、前記メモリセルがリセットされる
ことを特徴とする駆動回路。
IPC (8件)：
B41J 2/44 ( 200 6.01)
, B41J 2/45 ( 200 6.01)
, B41J 2/455 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
, H01L 33/00 ( 201 0.01)
, H04N 1/036 ( 200 6.01)
, G03G 21/14 ( 200 6.01)
B41J 3/21 L
, H01L 27/04 F
, H01L 27/04 E
, H01L 33/00 J
, H04N 1/036 A
, G03G 21/00 372
出願人引用 (8件)
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審査官引用 (5件)
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