特許
J-GLOBAL ID：201403067717676338

半導体装置の製造方法および半導体装置

発明者：
蛭田 玲子

蛭田 玲子 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2012-190089
公開番号（公開出願番号）：特開2014-049540
出願日： 2012年08月30日
公開日（公表日）： 2014年03月17日
要約：
【課題】半導体基板の内部に厚さの厚い空洞を有するSON構造を備えた半導体装置の製造方法および半導体装置を提供すること。【解決手段】シリコン基板1のおもて面に、上端部2aと底部2bとの間の深さにおける中間部付近2cが他の深さ部分よりも外側に膨らんだ断面形状となるように2つ以上のトレンチ2を形成する。次に、高温アニール処理によってシリコン基板1のおもて面にシリコン原子の表面マイグレーションを発生させてトレンチ2の上端部2aを塞ぐことにより、シリコン基板1の内部にトレンチ2からなる複数の空洞を形成する。さらに、高温アニールをつづけることにより、複数の空洞どうしが一体化された1つの空洞部3を形成する。トレンチ2の中間部付近2cの第2開口幅x2は、トレンチ2の上端部2aの第1開口幅x1の1.1倍〜1.5倍とする。トレンチ2のアスペクト比は8以上とする。【選択図】図1
請求項（抜粋）：
半導体基板の内部に空洞部を有する半導体装置の製造方法であって、 前記半導体基板のおもて面に、少なくとも1箇所が外側に膨らんだ断面形状のトレンチを2つ以上形成するトレンチ形成工程と、 アニール処理によって前記トレンチの開口部を塞ぐとともに、すべての前記トレンチを一体化させて、前記半導体基板の内部に1つの前記空洞部を形成するアニール工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/12 ,  H01L 21/764 ,  H01L 29/84
FI (5件)：
H01L27/12 L ,  H01L21/76 A ,  H01L29/84 B ,  H01L29/84 A ,  H01L27/12 Z
Fターム (23件)：
4M112AA01 ,  4M112BA01 ,  4M112CA01 ,  4M112CA03 ,  4M112CA04 ,  4M112CA08 ,  4M112CA15 ,  4M112DA03 ,  4M112DA11 ,  4M112DA14 ,  4M112DA15 ,  4M112EA03 ,  4M112EA06 ,  4M112EA11 ,  4M112EA14 ,  4M112FA01 ,  4M112FA07 ,  5F032AA01 ,  5F032AC02 ,  5F032CA23 ,  5F032DA23 ,  5F032DA25 ,  5F032DA74
引用特許：
出願人引用 (3件) 審査官引用 (4件)
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