特許
J-GLOBAL ID：201403069353513511

連想メモリ内の電力消費を減少させるための方法と装置

発明者：
チャミング・チャイ

チャミング・チャイ について

, 
ジェフリー・ハーバート・フィッシャー

ジェフリー・ハーバート・フィッシャー について

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マイケル・タイタン・ファン

マイケル・タイタン・ファン について


出願人/特許権者：
クゥアルコム・インコーポレイテッド

クゥアルコム・インコーポレイテッド について


代理人 (14件)： 蔵田 昌俊 ,  福原 淑弘 ,  中村 誠 ,  野河 信久 ,  白根 俊郎 ,  峰 隆司 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  井関 守三 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓
公報種別：特許公報
出願番号（国際出願番号）：特願2012-227318
公開番号（公開出願番号）：特開2013-058301
特許番号：特許第5507644号
出願日： 2012年10月12日
公開日（公表日）： 2013年03月28日
請求項（抜粋）：
【請求項1】マルチ-レベル階層的連想メモリ(CAM)装置であって、 前評価期間中に前評価状態に戻されるように構成された、第1群の関連した低レベルマッチラインを含む複数の低レベルマッチライン、 前記第1群の関連した低レベルマッチラインに連結された高レベルマッチライン、ここにおいて、前記高レベルマッチラインは、評価期間中に前記第1群の関連した低レベルマッチラインのマッチラインの個々のマッチラインの評価状態を獲得するように、および前記前評価期間中は前評価状態に戻されるように構成される、および 前記第1群内の低レベルマッチラインの少なくとも1つが前記第1群内の低レベルマッチラインと関連するイネーブル情報に応答して前記前評価状態に戻されるのを防止するように構成されたマッチライン回復回路、ここにおいて、前記マッチライン回復回路はさらに、前記第1群内の低レベルマッチラインの少なくとも1つの他の低レベルマッチラインが前記イネーブル情報に応答して前記前評価状態に戻されるのを可能にするように構成される、 を含む装置。
IPC (1件)：
G11C 15/04 ( 200 6.01)
FI (2件)：
G11C 15/04 631 D ,  G11C 15/04 631 F
引用特許：
出願人引用 (5件)
  • 連想記憶装置
    公報種別：公開公報   出願番号：特願平11-350337   出願人：株式会社東芝
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平3-034631   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
  • 連想メモリ装置
    公報種別：公開公報   出願番号：特願2006-208179   出願人：川崎マイクロエレクトロニクス株式会社
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審査官引用 (5件)
  • 連想記憶装置
    公報種別：公開公報   出願番号：特願平11-350337   出願人：株式会社東芝
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平3-034631   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
  • 連想メモリ装置
    公報種別：公開公報   出願番号：特願2006-208179   出願人：川崎マイクロエレクトロニクス株式会社
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