データ保持回路、及び、半導体集積回路装置

発明者： ,
出願人/特許権者：
代理人 (3件)：伊東忠重 , 伊東忠彦 , 山口昭則
公報種別：公開公報
出願番号（国際出願番号）：特願2013-089683
公開番号（公開出願番号）：特開2014-216665
出願日： 2013年04月22日
公開日（公表日）： 2014年11月17日
要約：

【課題】オーバヘッドを低減したデータ保持回路及び半導体集積回路装置を提供する。【解決手段】入力に基づく差動データを出力する一対の第1出力部を有し、第1電源電圧と逆基板電圧とで駆動される入力段と、入力段に接続され、第1電圧より低い第2電源電圧のクロックで駆動される一対の第1ゲート素子と、第1ゲート素子に接続される一対の第2入力部の入力データの反転データを出力する一対の第2出力部を有し、第1電源電圧と逆基板電圧とで駆動される第1ラッチ回路と、第2電源電圧と順基板電圧とで駆動され、第2出力部に接続される、第1ゲート素子と同極性のトランジスタによって構築され、反転クロックで駆動される一対の第2ゲート素子と、一対の第2ゲート素子に接続される一対の第3入力部の入力データを反転した一対のデータの一方を出力する第3出力部とを有し、第1電源電圧と逆基板電圧とで駆動される第2ラッチ回路とを含む。【選択図】図10

請求項（抜粋）：

入力データが入力される第1入力部と、前記入力データに基づく差動データを出力する一対の第1出力部とを有し、第1電源電圧で駆動される入力段と、前記入力段の前記一対の第1出力部にそれぞれ接続される第1トランジスタによって構築され、前記第1電源電圧よりも低い第2電源電圧を含むクロックによって駆動される一対の第1ゲート素子と、前記一対の第1ゲート素子にそれぞれ接続される一対の第2入力部と、前記一対の第2入力部に入力されるデータをそれぞれ反転したデータを出力する一対の第2出力部とを有し、第1電源電圧で駆動される第1ラッチ回路と、前記第1ラッチ回路の前記一対の第2出力部にそれぞれ接続される、前記第1トランジスタと同一極性の第2トランジスタによって構築され、前記クロックの反転クロックによって駆動される一対の第2ゲート素子と、前記一対の第2ゲート素子にそれぞれ接続される一対の第3入力部と、前記一対の第3入力部に入力されるデータをそれぞれ反転して得る一対のデータのうちの一方を出力する第3出力部とを有し、第1電源電圧で駆動される第2ラッチ回路とを含む、データ保持回路。

IPC (1件)：

H03K 3/356

FI (1件)：

H03K3/356 C

Fターム (3件)：

5J034AA05 , 5J034CB01 , 5J034DB03

引用特許：

審査官引用 (2件)

特開平2-034018
半導体記憶保持装置
公報種別：公開公報出願番号：特願2001-095024 出願人：株式会社東芝

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