特許
J-GLOBAL ID：200903040980612349
半導体記憶保持装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-095024
公開番号（公開出願番号）：特開2002-300010
出願日： 2001年03月29日
公開日（公表日）： 2002年10月11日
要約：
【要約】【課題】 低振幅のクロック信号にて駆動される全てのトランジスタ(Tr)がON/OFFできるようにするために回路が複雑になることなく、低振幅クロック信号にて動作可能な半導体記憶保持装置を提供することである。【解決手段】 VDDからVSSにかけて第1のTr(P11)、第2のTr(N72)、第3のTr(N73)を含む第1のTr回路と、VDDからVSSにかけて第4のTr(P12)、第5のTr(N75)、第6のTr(N76)を含む第2のTr回路とを備え、前記第1及び第2のTrのゲートには入力信号(D)が共通に供給され、前記第3及び第6のTrのゲートにはクロック信号(CLK又はCLK’)が共通に供給され、前記第1および第2のTrの接続点(X)が前記第4および第5のTrのゲートに共通接続している半導体記憶保持装置。
請求項（抜粋）：
第1の電源に接続された第1導電型の第1のトランジスタ、この第1のトランジスタに接続された第2導電型の第2のトランジスタ、および前記第2のトランジスタと第2の電源とに接続された第2導電型の第3のトランジスタを含む第1のトランジスタ回路と、前記第1の電源に接続された第1導電型の第4のトランジスタ、この第4のトランジスタに接続された第2導電型の第5のトランジスタ、および前記第5のトランジスタと前記第2の電源との間に接続された第2導電型の第6のトランジスタを含む第2のトランジスタ回路とを備え、前記第1及び第2のトランジスタのゲートには入力信号が共通に供給され、前記第3及び第6のトランジスタのゲートにはクロック信号が共通に供給され、前記第1および第2のトランジスタの接続点が前記第4および第5のトランジスタのゲートに共通接続しており、かつ前記第4および第5のトランジスタの接続点が出力ノードであることを特徴とする半導体記憶保持装置。
IPC (2件)：
FI (2件)：
H03K 19/096 A
, H03K 3/356 D
5J034AB08
, 5J034CB01
, 5J034DB08
, 5J056AA00
, 5J056AA03
, 5J056BB21
, 5J056CC14
, 5J056DD13
, 5J056DD28
, 5J056EE07
, 5J056EE11
, 5J056EE12
, 5J056FF01
, 5J056FF08
, 5J056FF09
, 5J056KK00
審査官引用 (12件)
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半導体集積回路
公報種別：公開公報
出願番号：特願平5-004877
出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
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半導体装置
公報種別：公開公報
出願番号：特願平9-225143
出願人：株式会社東芝
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特開平4-314161
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引用文献：
審査官引用 (2件)
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「Digital Systems Engineering」, 1998, 184頁
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「Digital Systems Engineering」, 1998, 184頁
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