特許
J-GLOBAL ID：201403095663619086
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
長谷川 芳樹
, 黒木 義樹
, 近藤 伊知良
公報種別：公開公報
出願番号（国際出願番号）：特願2013-064529
公開番号（公開出願番号）：特開2014-192234
出願日： 2013年03月26日
公開日（公表日）： 2014年10月06日
要約：
【課題】接合後の製造プロセスに適用可能なアライメントマークを有する半導体装置の製造方法を提供する。【解決手段】この製造方法は、第1領域A1及び第2領域A2を有するSOI基板1を準備し、第1領域A1に第1アライメントマークM1を形成し、第2領域A2にウェハアライメントマークMWを形成し、第3領域A3及び第4領域A4を有する第2基板20を形成し、第3領域A3に第2アライメントマークM2を形成し、第4領域A4をエッチングして第3基板30を形成し、第1アライメントマークM1及び第2アライメントマークM2を利用してSOI基板1に第3基板30を位置決めし、SOI基板1に第3基板30を貼り合わせて、第4基板40を形成し、第4領域A4を除去して第5基板50を形成する。【選択図】図1
請求項（抜粋）：
光デバイスの素子構造を形成するための第1素子区画領域、前記第1素子区画領域の周辺に設けられた第1領域、及び前記第1素子区画領域の周辺に設けられた第2領域を有し、シリコンを含む第1基板を準備する工程と、
前記第2領域にウェハアライメントマークを形成する工程と、
前記第1領域に第1アライメントマークを形成する工程と、
III-V族化合物半導体を含むウェハ上にIII-V族化合物半導体のエピタキシャル層を成長して、光デバイスの素子構造を形成するための第2素子区画領域、前記第2素子区画領域の周辺に設けられた第3領域、及び前記第2素子区画領域の周辺に設けられた第4領域を有する第2基板を形成する工程と、
前記第3領域の前記エピタキシャル層に第2アライメントマークを形成する工程と、
前記第2基板の前記第4領域をエッチングして第3基板を形成する工程と、
前記第1素子区画領域の上に前記第2素子区画領域が位置し、前記第1領域の上に前記第3領域が位置し、前記第2領域の上に前記第4領域が位置するように、前記第1アライメントマーク及び前記第2アライメントマークを利用して前記第1基板の上に前記第3基板を位置決めする工程と、
前記第1基板の上に前記第3基板を位置決めした後に、前記第1基板に前記第3基板を貼り合わせて、第4基板を形成する工程と、
前記第4基板から前記第4領域を除去して第5基板を形成する工程と、を有している、ことを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (3件)：
H01L21/02 B
, H01L21/02 A
, H01L21/30 522Z
5F146EA12
, 5F146EA17
, 5F146EB01
, 5F146ED01
