特許
J-GLOBAL ID：201403095811893516

半導体装置、表示装置、表示モジュール及び電子機器

発明者：
梅崎 敦司

梅崎 敦司 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2013-190249
公開番号（公開出願番号）：特開2014-032737
出願日： 2013年09月13日
公開日（公表日）： 2014年02月20日
要約：
【課題】トランジスタ等の半導体素子を有するシフトレジスタ等のデジタル記憶装置において、トランジスタがオンし続けることにより特性劣化を生じる恐れがある。一方で、トランジスタの特性劣化を抑制しようとすれば、デジタル記憶装置の動作が不安定になる恐れがある。そこで、動作を不安定にすることなく、トランジスタの特性劣化を抑制することができるデジタル記憶装置を提供する。【解決手段】シフトレジスタ等のデジタル記憶装置において、出力端子に電源電位を供給するトランジスタを一定期間毎にオンにする。該トランジスタは常時オンしないため、該トランジスタの特性劣化は抑制される。また、出力端子には一定期間毎に電源電位が供給されるため、出力端にノイズが発生することを抑制することができる。こうして、トランジスタの特性劣化の抑制とデジタル記憶装置の動作の安定との両立を図ることができる。【選択図】図1
請求項（抜粋）：
第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第5のトランジスタと、スイッチと、を有し、 前記第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続され、 前記第2のトランジスタのソース又はドレインの一方は、第2の配線と電気的に接続され、 前記第2のトランジスタのソース又はドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、 前記第3のトランジスタのソース又はドレインの一方は、第3の配線と電気的に接続され、 前記第3のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートと電気的に接続され、 前記スイッチの第1の端子は、前記第1の配線と電気的に接続され、 前記スイッチの第2の端子は、前記第2のトランジスタのゲートと電気的に接続され、 前記第4のトランジスタのソース又はドレインの一方は、前記第1の配線と電気的に接続され、 前記第4のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、 前記第5のトランジスタのソース又はドレインの一方は、前記第3の配線と電気的に接続され、 前記第5のトランジスタのソース又はドレインの他方は、前記第4のトランジスタのソース又はドレインの他方と電気的に接続され、 前記第5のトランジスタのゲートは、前記第3の配線と電気的に接続されることを特徴とする半導体装置。
IPC (5件)：
G11C 19/28 ,  H03K 19/003 ,  G09G 3/36 ,  G09G 3/20 ,  G11C 19/00
FI (6件)：
G11C19/28 D ,  H03K19/003 Z ,  G09G3/36 ,  G09G3/20 622E ,  G09G3/20 670J ,  G11C19/00 J
Fターム (38件)：
5C006AA22 ,  5C006BB16 ,  5C006BC06 ,  5C006BF03 ,  5C006BF06 ,  5C006BF25 ,  5C006BF26 ,  5C006BF27 ,  5C006BF34 ,  5C006BF36 ,  5C006BF37 ,  5C006EB04 ,  5C006FA31 ,  5C006FA47 ,  5C006FA48 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080CC03 ,  5C080DD09 ,  5C080DD12 ,  5C080DD25 ,  5C080DD26 ,  5C080DD27 ,  5C080DD29 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ06 ,  5C080KK02 ,  5C080KK07 ,  5C080KK08 ,  5C080KK23 ,  5C080KK43 ,  5C080KK50 ,  5J032AA06 ,  5J032AB02 ,  5J032AC11
引用特許：
出願人引用 (3件) 審査官引用 (6件)
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