特許
J-GLOBAL ID:201403097617764023

積層セラミックキャパシタ及びその実装基板

発明者:
出願人/特許権者:
代理人 (2件): 加藤 公延 ,  福川 晋矢
公報種別:公開公報
出願番号(国際出願番号):特願2013-022103
公開番号(公開出願番号):特開2014-120752
出願日: 2013年02月07日
公開日(公表日): 2014年06月30日
要約:
【課題】本発明は、積層セラミックキャパシタ及びその実装基板に関する。【解決手段】複数の誘電体層が積層されたセラミック本体と、複数の第1及び第2内部電極を含む容量が形成されるアクティブ層と、その上部及び下部に形成される上部及び下部カバー層と、上記本体の両端面を覆うように形成される第1及び第2外部電極と、を含み、アクティブ層は、一側端面に形成され容量を形成するために異なる極性の内部電極が積層方向に対向する第1領域及び容量を形成しないように同一極性の内部電極が積層方向に対向する第2領域が積層方向に配置される第1ブロックと、他側端面に形成され第1領域と上記本体の長さ方向に対向し容量を形成しないように同一極性の内部電極が積層方向に対向する第3領域及び第2領域と上記本体の長さ方向に対向し容量を形成するために異なる極性の内部電極が積層方向に対向する第4領域が積層方向に配置される第2ブロックを含むキャパシタを提供する。【選択図】図3
請求項(抜粋):
複数の誘電体層が積層されたセラミック本体と、 前記誘電体層を挟んで前記セラミック本体の両端面を介して交互に露出するように形成され、前記セラミック本体の上面及び下面に垂直に配置された複数の第1及び第2内部電極を含む容量が形成されるアクティブ層と、 前記アクティブ層の上部に形成される上部カバー層と、 前記アクティブ層の下部に形成され、前記上部カバー層より大きい厚さを有する下部カバー層と、 前記セラミック本体の両端面を覆うように形成される第1及び第2外部電極と、を含み、 前記アクティブ層は、前記セラミック本体の長さ-幅(L-W)方向の断面において、前記セラミック本体の長さ方向の中心部Rを基準として一側端面に形成され、容量を形成するために異なる極性の内部電極が積層方向に対向する第1領域I及び容量を形成しないように同一極性の内部電極が積層方向に対向する第2領域IIが積層方向に配置される第1ブロックと、前記セラミック本体の長さ方向の中心部Rを基準として他側端面に形成され、前記第1領域Iと前記セラミック本体の長さ方向に対向し、容量を形成しないように同一極性の内部電極が積層方向に対向する第3領域III及び前記第2領域IIと前記セラミック本体の長さ方向に対向し、容量を形成するために異なる極性の内部電極が積層方向に対向する第4領域IVが積層方向に配置される第2ブロックと、を含む、積層セラミックキャパシタ。
IPC (3件):
H01G 4/30 ,  H01G 4/232 ,  H01G 4/12
FI (4件):
H01G4/30 301A ,  H01G4/12 352 ,  H01G4/12 346 ,  H01G4/30 301D
Fターム (8件):
5E001AB03 ,  5E001AC01 ,  5E082AA01 ,  5E082AB03 ,  5E082EE04 ,  5E082FF05 ,  5E082FG04 ,  5E082FG26
引用特許:
出願人引用 (4件)
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審査官引用 (4件)
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