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J-GLOBAL ID：201502202270121226   整理番号：15A0556073

65nm CMOS技術における低価格で高度に信頼性のある放射線強化ラッチ設計

Low cost and highly reliable radiation hardened latch design in 65nm CMOS technology

著者 (4件)： QI Chunhua (Microelectronics Center, Harbin Inst. of Technol., Harbin 150001, CHN) ,  XIAO Liyi (Microelectronics Center, Harbin Inst. of Technol., Harbin 150001, CHN) ,  GUO Jing (Microelectronics Center, Harbin Inst. of Technol., Harbin 150001, CHN) ,  WANG Tianqi (Microelectronics Center, Harbin Inst. of Technol., Harbin 150001, CHN)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 55  号： 6  ページ： 863-872  発行年： 2015年05月 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： スケーリングダウンの技術の結果として,感知ノードにおけるゲート容量および蓄積電荷は急速に低減し,CMOS回路を放射線誘起ソフトエラーに対して脆弱にする。本論文では,65nm CMOS商用技術を用いて低価格で高度の信頼性のある放射線強化ラッチを提案した。提案したラッチは,粒子がその単一ノードの一つに衝突した時にシングルイベントアップセット(SEU)に完全に耐える。さらに,それは入力シングルイベント過渡現象(SET)を効果的にマスクすることができる。一連のHSPICEレイアウト後にシミュレーションし,提案したラッチ回路と文献において設計された以前のラッチ回路を評価し,タイプ4のラッチの間の比較の結果は提案したラッチが少なくとも39%の電力消費および67.6%の電力遅延積を低減することを示した。さらに,提案したラッチは,タイプ4のラッチの間で,二番目に最低の面積とシングルイベント多重アップセット(SEMU)耐性の同等の能力をもつ。最後に,筆者らが提案したラッチと以前のラッチに及ぼすプロセス,電源電圧および温度変化の影響について調査した。Copyright 2015 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *ナノメータ加工 ,  CMOS構造 ,  *信頼性設計 ,  *耐放射線性 ,  実装設計 ,  SEU【シングルイベント】 ,  過渡現象 ,  荷電粒子 ,  論理素子 ,  SPICEプログラム ,  計算機シミュレーション ,  電圧 ,  電圧依存性 ,  温度依存性 ,  *MOS集積回路 ,  *CAD【計算機】
準シソーラス用語： SET【シングルイベント】 ,  *耐放射線性設計 ,  電源電圧

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： CMOS技術 ,  低価格 ,  放射線 ,  強化 ,  設計