ピラーGeTe/Sb<sub>2</sub>Te<sub>3</sub>超格子トポロジカルスイッチングランダムアクセスメモリの製作プロセス

TAI Mitsuharu; KINOSHITA Masaharu; OHYANAGI Takasumi; MORIKAWA Takahiro; AKITA Kenichi; TAKAURA Norikatsu

文献

J-GLOBAL ID：201502205125445765 整理番号：15A0777990

ピラーGeTe/Sb₂Te₃超格子トポロジカルスイッチングランダムアクセスメモリの製作プロセス

Fabrication process for pillar GeTe/Sb₂Te₃ superlattice topological-switching random access memory

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著者 (6件)： , , , , ,
資料名：
巻： 54 号： 5S ページ： 05ED01.1-05ED01.6 発行年： 2015年05月
JST資料番号： G0520B ISSN： 0021-4922 CODEN： JJAPB6 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：イギリス (GBR) 言語：英語 (EN)

トポロジカルスイッチングランダムアクセスメモリ(TRAM)デバイスのためのピラーメモリセルの製作プロセスを開発した。プロセスは二つのプロセスから成る:ピラー形成のためのGeTe/Sb₂Te₃超格子層のドライエッチングおよびピラーの側壁堆積物を除去するためのウェットエッチング。この製作プロセスにより,TRAMを有する1-トランジスタおよび1-トランジスタデ(1T-1R)バイスを製作し,リセット動作を確認した。TRAMを有するの1T-1Rデバイスのリセット電圧はTRAMと同じ構造を有する相変化ランダムアクセスメモリ(PRAM)の40%である。(翻訳著者抄録)

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半導体集積回路

引用文献 (37件)：

Third Report Ultra Low Voltage Device Project for Low-Carbon Society, p. 67 (2014) [in Japanese] [http://www.leap.or.jp/seikahoukokukai3.pdf ].
R. Freitas and W. W. Wilcke, IBM J. Res. Dev. 52, 439 (2008).
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