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J-GLOBAL ID：201502210815540020   整理番号：15A1379159

ネットワークオンチップの再構成可能データ並列一定幾何高速Fourier変換アーキテクチャ

Reconfigurable data parallel constant geometry fast Fourier transform architectures on Network-on-Chip

著者 (3件)： PRASAD N. (Dep. of Electronics and Electrical Communication Engineering, Indian Inst. of Technol., Kharagpur, WB 721302, IND) ,  CHATTOPADHYAY Santanu (Dep. of Electronics and Electrical Communication Engineering, Indian Inst. of Technol., Kharagpur, WB 721302, IND) ,  CHAKRABARTI Indrajit (Dep. of Electronics and Electrical Communication Engineering, Indian Inst. of Technol., Kharagpur, WB 721302, IND)
資料名： Microprocessors and Microsystems  (Microprocessors and Microsystems)
巻： 39  号： 8  ページ： 741-751  発行年： 2015年11月 
JST資料番号： H0781A  ISSN： 0141-9331  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 本論文はネットワークオンチップ(NoC)パラダイムに基づく再構成可能(最大8192ポイント),データ並列,一定幾何高速Fourier変換(CG-FFT)アーキテクチャの設計と開発について報告した。その高スループットを保証すべく提案アーキテクチャのパイプライン化CORDIC回転子を用いてTwiddle因子乗算を実現した。提案のCG-FFTアーキテクチャ用信号フローグラフ(SFG)を考察することにより,FFT関数をコアにマッピングし,ネットワークコンポーネント(ルータとネットワークインタフェイス)設計の最適化,FFT計算の遅延低減を支援した。提案の入力サイズ認識アーキテクチャは同様に1つのみPEを用いる整FFT計算を完遂できるため,他の処理要素(PE)においても誤りに耐えられる。メッシュベースNoCにマッピングした場合,提案アーキテクチャは複数の現存NoC FFTアーキテクチャに比して,5倍の遅延低減を達成できた。Xilinx Kintex-7ファミリーフィールドプログラマブルゲートアレイ(FPGA)装置を用いて,提案アーキテクチャのPEとネットワークコンポーネントをハードウェアで実現した。提案アーキテクチャにおけるPEの最大動作周波数は184.010MHzで,DVB-T/H,DAB,802.11a/nおよびUWBなど,複数のアプリケーション標準のタイミング仕様に適合することを発見した。FPGAプロトタイプに加えて,提案アーキテクチャをASIC設計フローにおいても合成し,面積・電力結果を得た。Copyright 2015 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *超LSI ,  *高速Fourier変換 ,  *FPGA ,  *システムアーキテクチャ ,  幾何学 ,  並列処理 ,  性能評価 ,  遅延特性 ,  ASIC ,  スループット ,  パイプライン演算 ,  アルゴリズム ,  フローグラフ
準シソーラス用語： CORDIC ,  ネットワークオンチップ ,  再構成可能アーキテクチャ

分類 (2件)： 集積回路一般  (NC03161C) ,  ディジタル計算機方式一般  (JC02010O)

タイトルに関連する用語 (6件)： ネットワークオンチップ ,  再構成可能 ,  データ並列 ,  幾何 ,  高速Fourier変換 ,  アーキテクチャ