簡単なチップ積層を実現する3D FPGAアーキテクチャ

AMAGASAKI Motoki; ZHAO Qian; IIDA Masahiro; KUGA Morihiro; SUEYOSHI Toshinori

文献

J-GLOBAL ID：201502213896813360 整理番号：15A0948383

簡単なチップ積層を実現する3D FPGAアーキテクチャ

A 3D FPGA Architecture to Realize Simple Die Stacking

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著者 (5件)： , , , ,
資料名：
巻： 8 ページ： 116-122 (J-STAGE) 発行年： 2015年
JST資料番号： U0110A ISSN： 1882-6687 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

コストと性能をバランスさせ,実際的な3D集積プロセスで3Dフィールドプログラマブルゲートアレイ(FPGA)を検討するため,筆者等は3D FPGAアーキテクチャの空間分布したタイプと機能的に分布したタイプを提案した。機能的に分布したアーキテクチャは,2枚のウエハ,ロジック層および配線層で構成し,フェースダウンプロセス技術により積層している。垂直配線はマイクロバンプにより行うのでTSVsは必要としない。一方,空間分布したアーキテクチャは,機能的分布したタイプとは異なり,同じ構造の複数の層に分割している。このアーキテクチャは,複数の同じチップを積層して2層以上に拡張できる。本稿の目標は,3D FPGAsのこれら2タイプの利点と欠点をはっきりすることである。筆者等の評価によれば,2層だけ使う場合は,機能的分布したアーキテクチャの方がより効果的である。2層以上を使ってより高い性能を達成するときは,空間的分布したアーキテクチャの方が優れた性能を達成する。(翻訳著者抄録)

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混成集積回路

引用文献 (13件)：

[1] Alexander, M.J., Cohoon, J.P., Colflesh, J.L., Karro, J., Robins, G. and Science, C.: Three-Dimensional Field-Programmable Gate Arrays, Proc. 8th Annual IEEE International ASIC Conference and Exhibit, pp.253-256 (Sep. 1995).
[2] Gayasen, A., Narayanan, V., Kandemir, M. and Rahman, A.: Designing a 3-D FPGA: Switch Box Architecture and Thermal Issues, IEEE Trans. VLSI Systems, Vol.16, No.7, pp.882-893 (2008).
[3] Naoto, T., Ishida, T., Onoduka, T., Nishigoori, M., Nakayama, T., Ueno, Y., Ishimoto, Y., Suzuki, A., Chung, W., Madurawe, R., Wu, S., Ikeda, S. and Oyamatsu, H.: World's first monolithic 3D-FPGA with TFT SRAM over 90nm 9 layer Cu CMOS, Proc. VLSIT, pp.219-220 (June 2010).
[4] Ababei, C., Mogal, H. and Bazargan, K.: Three-dimensional Place and Route for FPGAs, IEEE Trans. CAD of Integrated Circuits and Systems, Vol.25, No.6, pp.1132-1140 (2006).
[5] Hamada, T., Zhao, Q., Amagasaki, M., Iida, M., Kuga, M. and Sueyoshi, T.: Three-Dimensional Stacking FPGA Architecture Using Face-to-Face Integration, Proc. VLSI-SoC, pp.196-201 (Oct. 2013).

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