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J-GLOBAL ID：201502220131180217   整理番号：15A1150381

GAを用いたNoCの最適設計探索

The Network-on-Chip Optimization By Using Of Genetic Algorithm

著者 (2件)： 村上太一 (東大) ,  平木敬 (東大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 115  号： 174(CPSY2015 16-44)  ページ： 1-6  発行年： 2015年07月28日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： Hetero-NoCは近年提案されたNoCの設計方法であり,通常のNoCと同じ消費電力・資源量のままに,より小さいレイテンシを実現するものである。Hetero-NoCの設計においては,高性能・低性能2種類のコンポーネントを適切に配置することが求められる。しかしながら現在までに提案されている配置は,現実には存在しないような簡易化されたNoCにおけるトラフィックの性質に頼ったものであり,より複雑な,現実に存在するようなNoCに適用した場合にも有効であるかはについては,考察の余地を残している。複雑なNoCにおいて,最適な配置を定性的な性質から求める方法は確立されておらず,また,困難であることが予想される。本研究ではシミュレーションと遺伝的アルゴリズムを用いて,Hetero-NoCにおけるコンポーネントを配置の最適化を行った。(著者抄録)

シソーラス用語： *遺伝的アルゴリズム ,  *超LSI ,  不均一系 ,  待ち時間 ,  最適設計 ,  ネットワーク構造 ,  配置設計 ,  *最適化 ,  ネットワーク ,  複合系 ,  シミュレーション
準シソーラス用語： *GA【アルゴリズム】 ,  *NoC ,  ネットワークシミュレーション ,  ネットワーク配置 ,  レイテンシ ,  ヘテロジニアスシステム ,  *配置最適化 ,  複雑ネットワーク

分類 (2件)： 半導体集積回路  (NC03162T) ,  計算機網  (JC03000K)

引用文献 (3件)：

• Asit K. Mishra, N. Vijaykrishnan, and Chita R. Das. A Case for Heterogeneous On-Chip Interconnects for CMPs. International Symposium on Computer Architecture, pages 69-80, 2011.
• Ahmed A. Margan, Haytham Elmiligi, M. Watheq El-Kharashi, and Fayez Gebali. Multi-objective optimization for Networks-on-Chip architectures using Genetic Algorithm. IEEE International Symposium on Circuits and Systems, pages 3725-3728, 2010.
• Reetuparna Das, Statish Narayanasamy, Sudhir K. Satpathy and Ronald G. Dreslinski. Catnap: Energy Proportional Multiple Network-on-Chip. International Symposium on Computer Architecture, pages 320-331, 2013.

タイトルに関連する用語 (4件)： Ga ,  NoC ,  最適設計 ,  探索