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J-GLOBAL ID：201502238585993978   整理番号：15A0598885

プロセスばらつきとBTIの相関を考慮したタイミングマージン削減手法の検討

Methodology for Reduction of Timing Margin by Considering Correlation between Process Variation and BTI

著者 (2件)： 籔内美智太郎 (京都工繊大) ,  小林和淑 (京都工繊大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 114  号： 476(VLD2014 153-184)  ページ： 61-66  発行年： 2015年02月23日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： プロセスばらつきとBTI(Bias Temperature Instability)の相関を考慮することで回路設計におけるタイミングマージンを信頼性を損なうことなく削減する手法について回路シミュレーションによる検討を行う。集積回路の微細化に伴いプロセスばらつきやBTIといった信頼性問題の影響が大きくなっており,設計者は回路設計においてそれらを考慮することが不可欠である。集積回路の用途の拡大によって信頼性や性能への要求が高まっており,効率的な回路設計技術が必要とされる。プロセスばらつきによって初期閾値電圧が低くなったMOSFETにおいては,BTIによる劣化が他の場合より小さくなる傾向の相関がある。これを利用して回路設計におけるタイミングマージンを削減する手法を提案し,その有効性を回路シミュレーションを用いて検討する。本手法により回路設計におけるタイミングマージンを10%削減出来ることが確認された。(著者抄録)

シソーラス用語： *分散【variance】 ,  *不安定性 ,  *許容限界 ,  回路設計 ,  老朽化 ,  電圧 ,  回路シミュレーション
準シソーラス用語： *BTI ,  *タイミングマージン ,  経年劣化 ,  *製造ばらつき ,  電子回路設計 ,  閾値電圧

分類 (2件)： 集積回路一般  (NC03161C) ,  論理回路  (NC05070B)

引用文献 (22件)：

• S. Borkar, ”Designing reliable systems from unreliable components: the challenges of transistor variability and degradation,” IEEE Micro, vol.25, no.6, pp.10-16, Nov. 2005.
• H. Onodera, ”Variability modeling and impact on design,” IEEE IEDM, pp.1-4, Dec. 2008.
• G. Taylor, ”Where are we going? product scaling in the system on chip era,” IEEE IEDM, pp.17.1.1-17.1.3, Dec. 2013.
• T. Tsunomura, A. Nishida, and T. Hiramoto, ”Analysis of NMOS and PMOS Difference in VT Variation With Large-Scale DMA-TEG,” IEEE Trans. on Electron Devices, vol.56, no.9, pp.2073-2080, Sept. 2009.
• K. Bernstein, D. Frank, A. Gattiker, W. Haensch, B. Ji, S. Nassif, E. Nowak, D. Pearson, and N. Rohrer, ”High-performance cmos variability in the 65-nm regime and beyond,” IBM Journal of Research and Development, vol.50, no.4.5, pp.433-449, July 2006.

タイトルに関連する用語 (5件)： プロセス ,  ばらつき ,  BTI ,  相関 ,  手法