ニアスレッショルド回路設計のための基本定理

塩見準; 石原亨; 小野寺秀俊

文献

J-GLOBAL ID：201502239029922529 整理番号：15A0598892

ニアスレッショルド回路設計のための基本定理

Microarchitectural-Level Statistical Timing Models for Near-Threshold Circuit Design

出版者サイト複写サービスで全文入手 {{ this.onShowCLink("http://jdream3.com/copy/?sid=JGLOBAL&noSystem=1&documentNoArray=15A0598892&COPY=1") }}
高度な検索・分析はJDreamⅢで {{ this.onShowJLink("http://jdream3.com/lp/jglobal/index.html?docNo=15A0598892&from=J-GLOBAL&jstjournalNo=S0532B") }}

著者 (3件)： , ,
資料名：
巻： 114 号： 476(VLD2014 153-184) ページ： 109-114 発行年： 2015年02月23日
JST資料番号： S0532B ISSN： 0913-5685 資料種別：会議録 (C)
記事区分：原著論文発行国：日本 (JPN) 言語：日本語 (JA)

ニアスレッショルド電圧動作はマイクロプロセッサのエネルギー効率を劇的に改善する有効な手法である。本稿では経路遅延が対数正規分布に従うと近似したアーキテクチャレベルの統計的静的遅延解析モデルの提示を行う。まず,高い性能,高いエネルギー効率を実現するアーキテクチャ設計の指針になる定理を述べる。次に,商用28-nmプロセステクノロジモデルを用いてモンテカルロシミュレーションを行い,提示した定理がニアスレッショルド電圧で動作する現実的な論理回路において成立することを示す。(著者抄録)

, , , , , ,
, , , , ,

集積回路一般 , 論理回路 , ディジタル計算機ハードウェア一般

引用文献 (13件)：

S. Jain, S. Khare, S. Yada, V. Ambili, P. Salihundam, S. Ramani, S. Muthukumar, M. Srinivasan, A. Kumar, S.K. Gb, R. Ramanarayanan, V. Erraguntla, J. Howard, S. Vangal, S. Dighe, G. Ruhl, P. Aseron, H. Wilson, N. Borkar, V. De, and S. Borkar, ”A 280mV-to-1.2V Wide-Operating-Range IA-32 Processor in 32nm CMOS,” IEEE International Solid-State Circuits Conference, pp.66-68, Feb. 2012.
S. Keller, D.M. Harris, and A.J. Martin, ”A Compact Tran- sregional Model for Digital CMOS Circuits Operating Near Threshold,” IEEE Transactions on Very Large Scale Integration Systems, vol.22, no.10, pp.2041-2053, Oct. 2014.
J. Shiomi, T. Ishihara, and H. Onodera, ”Microarchitectural- Level Statistical Timing Models for Near-Threshold Circuit Design,” Asia and South Pacific Design Automation Conference, pp.87-93, Jan. 2015.
K.A. Bowman, S.G. Duvall, and J.D. Meindl, ”Impact of Die-to-Die and Within-Die Parameter Fluctuations on the Maximum Clock Frequency Distribution for Gigascale Integration,” IEEE Journal of Solid-State Circuits, vol.37, no.2, pp.183-190, Feb. 2002.
D. Marculescu and E. Talpes, ”Energy Awareness and Uncertainty in Microarchitecture-Level Design,” IEEE Micro, vol.25, no.5, pp.64-76, Sept. 2005.

前のページに戻る