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J-GLOBAL ID：201502254835560822   整理番号：15A0745166

高RFおよびアナログ/混合信号性能回路用のFinFET技術

Technology of FinFET for High RF and Analog/Mixed-Signal Performance Circuits

著者 (4件)： OHGURO Tatsuya (Toshiba Corp.) ,  INABA Satoshi (Toshiba Corp.) ,  KANEKO Akio (Toshiba Corp.) ,  OKANO Kimitoshi (Toshiba Corp.)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E98.C  号： 6  ページ： 455-460 (J-STAGE)  発行年： 2015年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本文では,高RFおよびアナログ/混合信号性能回路を得るために,FinFETのプロセス,レイアウトおよびデバイス技術を検討する。サイドウォールトランスファ(SWT)法によるフィンパターニングは,ArFおよびEBリソグラフィーと比べて,狭いフィンラインの作製だけでなく,フィン幅変動の抑圧にも有用である。Siエッチング後のH₂アニーリングは,FinFETの電子移動度および正孔移動度の改善だけでなく,フリッカ雑音の低減にも有用である。この雑音はフィン幅のスケーリングにつれて減少し,フィン幅が50nm以下のFinFETの雑音はITRSロードマップ2013における25nm技術ノードからの要件を満足している。この低雑音はチャネルからゲート電極までの電界の減少に起因している。更に,RF性能に対してFinFETの最適レイアウトを検討する。高いf_Tおよびf_maxを得るためには,フィンガ長の最適化,ゲートとSi基板との間の静電容量の低減およびゲートとソース/ドレイン接触領域との間の静電容量の低減が必要である。著者らの推定によると,大きなゲート静電容量によるゲート長が10nmよりも大きい場合,レイアウトを最適化したFinFETのf_TはプレーナMOSFETのものより低くすべきである。結論として,FinFETは高性能ディジタルおよびアナログ/混合信号回路に適している。その一方で,RF回路に対してはプラーナMOSFETはFinFETよりもむしろ優れている。(翻訳著者抄録)

シソーラス用語： *FET【トランジスタ】 ,  *フィン ,  *1/f雑音 ,  *パターン形成 ,  アルゴン化合物 ,  フッ化物 ,  *雑音低減 ,  キャリア移動度 ,  *スケーリング【計数】 ,  標準 ,  ゲート【半導体】 ,  漂遊容量 ,  長さ ,  最適化 ,  半導体プロセス ,  *側壁 ,  ケイ素 ,  RIE【エッチング】 ,  水素 ,  焼なまし ,  密度 ,  キャリア捕獲 ,  *アナログディジタル混載集積回路 ,  *CMOS構造
準シソーラス用語： FinFET ,  フリッカ雑音 ,  ArF ,  電子移動度 ,  正孔移動度 ,  ITRS ,  ゲート長 ,  トラップ密度

分類 (2件)： トランジスタ  (NC03070N) ,  半導体集積回路  (NC03162T)

引用文献 (23件)：

• [1] D. Lederer, B. Parvais, A. Mercha, N. Collaert, M. Jurczak, J.-P. Raskin, and S. Decoutere, “Dependence of FinFET RF performance on fin width,” Proceeding of Silicon Monolithic Integrated Circuits in RF Systems 2006, pp.8–11.
• [2] V. Subramanian, A. Mercha, B. Parvias, M. Dehan, G. Groeseneken, W. Sansen, and S. Decoutere, “Identifying the bottlenecks to the RF performance of FinFETs,” Proceedings of International Conference on VLSI Design 2010.
• [3] Y. Choi, N. Lindert, P. Xuan, S. Tang, D. Ha, E. Anderson, T.-J. King, J. Bokor, and C. Hu, “Sub-20 nm CMOS FinFET technologies,” IEDM Tech. Dig., pp.421–424, Dec. 2001.
• [4] A. Kaneko, A. Yagishita, K. Yahashi, T. Kubota, M. Omura, K. Matsuo, I. Mizushima, K. Okano, H. Kawasaki, S. Inaba, T. Izumida, T. Kanemura, N. Aoki, K. Ishimaru, H. Ishiuchi, K. Suguro, K. Eguchi, and Y. Tsunashima, “Sidewall transfer process and selective gate sidewall spacer formation technology for Sub-15nm FinFET with elevated source/drain extension,” IEDM Tech. Dig., pp.844–847, Dec. 2005.
• [5] L. Zhong, A. Hojo, Y. Matsushita, Y. Aiba, K. Hayashi, R. Takeda, H. Shirai, H. Saito, J. Matsushita, and J. Yoshikawa, “Evidence of spontaneous formation of steps on silicon (100),” Phys. Rev. B, vol.54, no.4, pp.R2304–R2307, July 1996.

タイトルに関連する用語 (4件)： RF ,  アナログ ,  混合信号 ,  FinFET