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J-GLOBAL ID：201502274284318694   整理番号：15A0546377

電力効率が高い相補入力演算増幅器の利得増強のための回路技法

A Circuit Technique for Enhancing Gain of Complementary Input Operational Amplifier with High Power Efficiency

著者 (3件)： KANEKO Tohru (Tokyo Inst. of Technol.) ,  MIYAHARA Masaya (Tokyo Inst. of Technol.) ,  MATSUZAWA Akira (Tokyo Inst. of Technol.)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E98.C  号： 4  ページ： 315-321 (J-STAGE)  発行年： 2015年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 高DC利得演算増幅器(op-amp)を用いた負帰還法はアナログ回路設計における最も重要な方法の一つであるが,高DC利得op-ampは固有利得の減少によりスケーリング技術で実現するのは困難である。本文では,共通ゲートトポロジーを用いた高電力効率の高DC利得op-ampを提案する。高DC利得を得るためには大きな出力インピーダンスを必要とするが,入力トランジスタのドレインコンダクタンスは相補入力を含む折返しカスコードトポロジーのような従来のトポロジーの出力インピーダンスを減少させる。これは,出力側トランジスタのバイアス電流が入力トランジスタのバイアス電流から分離されないためである。その一方で,本提案の回路は入力側と出力側との間に共通ゲートトポロジーを挿入することで出力インピーダンスの減少を抑えることができる。このアーキテクチャは出力側のバイアス電流から入力トランジスタのバイアス電流を分離するため,入力トランジスタのドレインコンダクタンスの影響を低減させる。その結果として,本提案の回路は65nm CMOSプロセスにおいて相補入力を含む折返しカスコードトポロジーと比較してDC利得を約10dB増加できる。更に,入力NMOSおよびPMOSはバイアス電流を共用するために電力消費を低減できる。シミュレーション結果によると,同じ電力消費で,本提案の回路では,従来のトポロジーと比較して利得帯域幅積(GBW)は約30%改善され,雑音も低減した。(翻訳著者抄録)

シソーラス用語： *電力効率 ,  *相補回路 ,  *演算増幅器 ,  *利得 ,  *CMOS構造 ,  *出力インピーダンス ,  *縦続接続 ,  *MOSFET ,  N型半導体 ,  P型半導体 ,  バイアス ,  *電力消費 ,  シミュレーション ,  帯域幅 ,  雑音低減 ,  *伝送速度 ,  等価回路 ,  相互コンダクタンス ,  比率
準シソーラス用語： nMOSFET ,  pMOSFET ,  利得帯域幅積 ,  スルーレート

分類 (2件)： 増幅回路  (NC05040U) ,  半導体集積回路  (NC03162T)

引用文献 (9件)：

• [1] G. Moore, “No exponential is forever: But `Forever' can be delayed!,” ISSCC Dig. Tech. Papers, pp.21–23, Feb. 2003.
• [2] S. Wong and C. A. T. Salama, “Impact of scaling on MOS analog performance,” IEEE J. Solid-State Circuits, vol.SC-18, no.1, pp.106–114, Feb. 1983.
• [3] B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill Publishing Co., New York, 2003.
• [4] K. Bult and G. J. G. M. Geelen, “A fast-settling CMOS op amp for SC circuits with 90 dB DC gain,” IEEE J. Solid-State Circuits, vol.25, no.6, pp.1379–1384, Dec. 1990.
• [5] Y. Chiu, P. R. Gray, and B. Nikolic, “A 14-b 12-MS/s CMOS pipeline ADC with over 100-dB SFDR,” IEEE J. Solid-State Circuits, vol.39, no.12, pp.2139–2151, Dec. 2004.

タイトルに関連する用語 (5件)： 電力効率 ,  演算増幅器 ,  利得 ,  増強 ,  技法