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J-GLOBAL ID：201502274532080764   整理番号：15A0327393

電荷ポンプおよびSAR-ADCを用いたADPLLのためのサブピコ秒分解能および高精度TDC

Sub-Picosecond Resolution and High-Precision TDC for ADPLLs Using Charge Pump and SAR-ADC

著者 (4件)： XU Zule (Dep. of Physical Electronics, Tokyo Inst. of Technol.) ,  LEE Seungjong (Dep. of Physical Electronics, Tokyo Inst. of Technol.) ,  MIYAHARA Masaya (Dep. of Physical Electronics, Tokyo Inst. of Technol.) ,  MATSUZAWA Akira (Dep. of Physical Electronics, Tokyo Inst. of Technol.)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E98.A  号： 2  ページ： 476-484 (J-STAGE)  発行年： 2015年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 全ディジタル位相同期ループ(ADPLL)のためのサブピコ秒分解能および高精度を達成するタイムデジタイザ(TDC)を提示する。基本アイデアは,時間間隔を電荷に変換するために電荷ポンプを,電荷を量子化するために逐次近似レジスタアナログディジタル変換器(SARADC)を用いる。この低い複雑性構成で,高解像度,高精度,低電力および小領域を全て達成する。電荷ポンプからの雑音寄与を分析し,雑音および線形性を意識してコンデンサおよびトランジスタを形成するための詳細な設計,実装を説明する。分析は,提案したTDCがサブピコ秒解像度および高精度が可能であることを証明した。二つのプロトタイプチップはそれぞれ0.06mm²および0.018mm²の65nmCMOSで製造した。達成した解像度はそれぞれ8ビット,10ビット範囲で0.84psおよび0.80psであった。測定した単発精度はそれぞれ0.22~0.6ps,0.66~1.04psの範囲で,分析と一致する傾向を示した。最新と比較して,最高性能平衡を達成した。(翻訳著者抄録)

シソーラス用語： *信号変換器 ,  時間測定 ,  励起 ,  *AD変換器 ,  ピコ秒 ,  *分解能 ,  精度 ,  位相同期ループ ,  量子化 ,  プロトタイプ
準シソーラス用語： ADC【変換器】 ,  ADPLL ,  サブピコ秒 ,  高精度 ,  *時間ディジタル変換器 ,  電荷ポンプ

分類 (1件)： その他の電子回路  (NC05090X)

引用文献 (38件)：

• [1] R.B. Staszewski, K. Muhammad, D. Leipold, C. Hung, Y. Ho, J.L. Wallberg, C. Fernando, K. Maggio, R. Staszewski, T. Jung, J. Koh, S. John, I.Y. Deng, V. Sarda, O.M. Tamayo, V. Mayega, R. Katz, O. Friedman, O.E. Eliezer, E. de-Obaldia, and P.T. Balsara, “All-digital TX frequency synthesizer and discrete-time receiver for Bluetooth radio in 130-nm CMOS,” IEEE J. Solid-State Circuits, vol.39, no.12, pp.2278-2291, Dec. 2004.
• [2] R.B. Staszewski, “All-digital phase-locked loop,” in All-Digital Frequency Synthesizer in Deep-Submicron CMOS, Hoboken: John Wiley & Sons, pp.120-121, 2006.
• [3] R.B. Staszewski, S. Vemulapalli, P. Vallur, J. Wallberg, and P.T. Balsara, “1.3V 20ps time-to-digital converter for frequency synthesis in 90-nm CMOS,” IEEE Trans. Circuits Syst. II, Express Briefs, vol.53, no.3, pp.220-224, March 2006.
• [4] E. Temporiti, G. Albasini, I. Bietti, R. Castello, and M. Colombo, “A 700-kHz bandwidth ΣΔ fractional synthesizer with spurs compensation and linearization techniques for WCDMA applications,” IEEE J. Solid-State Circuits, vol.39, no.9, pp.1446-1454, Sept. 2004.
• [5] M. Lee, M.E. Heidari, and A.A. Abidi, “A low-noise wideband digital phase-locked loop based on a coarse-fine time-to-digital converter with subpicosecond resolution,” IEEE J. Solid-State Circuits, vol.44, no.10, pp.2808-2816, Oct. 2009.

タイトルに関連する用語 (6件)： 電荷ポンプ ,  SAR-ADC ,  ADPLL ,  サブピコ秒 ,  分解能 ,  TDC