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J-GLOBAL ID:201502276008740300   整理番号:15A0736862

リアルタイムアプリケーションのための活性化によるFPGAの冗長構成

Redundant Configuration on FPGA with Rejuvenation for Real Time Applications
著者 (2件):
資料名:
巻: 115  号: 7(CPSY2015 1-15)  ページ: 1-6  発行年: 2015年04月10日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 英語 (EN)
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SRAMベースのFPGAは高エネルギー粒子又は放射により誘導されたSEUに敏感である。SEUはシステム出力を破壊でき,FPGAの機能を修正できる。本稿では,リアルタイムアプリケーションのためにFPGAに的を絞り,SEUを操作するための二重化FPGAアーキテクチャについて反応性活性化法を提案した。二重検査はエラー検出に役立ち,ロールバックと再計算はエラー検出時に実行される。エラーが残った場合は,活性化が始動し,活性化の後,FPGAが正常であることを確実にする。提案アーキテクチャは2つの独立なFPGAで構成される。一つが活性化プロセスを実行しなければならない時でも,他はシステム実行が可能である。これはアプリケーションのリアルタイム計算の制約を保証する。提案アーキテクチャではシステムの信頼性と回復力の改善が期待できる。(翻訳著者抄録)
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分類 (1件):
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汎用演算制御装置 
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