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J-GLOBAL ID：201502278571512030   整理番号：15A0535519

プロセス変化の存在下でのブリッジ欠陥を試験する低V_DD条件とボディバイアス条件

Low V and body bias conditions for testing bridge defects in the presence of process variations

著者 (5件)： VILLACORTA Hector (National Inst. for Astrophysics, Optics and Electronics, MEX) ,  VILLACORTA Hector (GSE - UIB, Univ. of Balearic Islands, ESP) ,  GARCIA-GERVACIO Jose (Univ. of Veracruz, MEX) ,  SEGURA Jaume (GSE - UIB, Univ. of Balearic Islands, ESP) ,  CHAMPAC Victor (National Inst. for Astrophysics, Optics and Electronics, MEX)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 46  号： 5  ページ： 398-403  発行年： 2015年05月 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： ブリッジ欠陥は試験が原因する信頼性問題を逃れる可能性のある重要な製造欠陥である。ナノメータ領域においては試験品質を低下させる従来の遅延試験法に対してプロセス変化は重大な課題を与えることが分かった。このため,ブリッジ検出を強化する試験方法の進歩が求められている。本研究では,統計的タイミング解析フレームワーク(STAF)を使って各種のV_DDとRBB値に対してブリッジ欠陥の検出確率を計算した。このSTAFによりV_DDとRBBが変化したとき平均および標準回路遅延の挙動を適切に捉えることができる。さらに,このSTAFではV_DDとRBBの遅延増加に対する影響を適切に考慮するのに適した現実的なブリッジ欠陥モデルを使用する。この方法を市販の65nm CMOS技術で製作した幾つかのベンチマーク回路に適用した。幾つかのISCASベンチマーク回路で得た結果から,V_DDが低下したとき統計的故障カバレッジ(SFC)は大幅に増加し,低V_DDでRBBが適用されたときさらに多く増加することが分かった。遅延に基づく試験で低V_DDと逆ボディバイアス(RBB)を組合せ抵抗ブリッジ検出を改良する試験条件を決めた。十分低いV_DD値に対してブリッジ検出に対するRBBの影響が大幅に改良されることを示した。V_DDとRBBの値は,故障カバレッジと試験時間の長さ間のトレードオフを考慮して選択できる。Copyright 2015 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.

シソーラス用語： *短絡【電気】 ,  *バイアス ,  信頼性 ,  生産工程 ,  *遅延特性 ,  タイミング解析 ,  統計解析 ,  電子技術 ,  CMOS構造 ,  被覆率 ,  故障診断 ,  故障 ,  回路試験
準シソーラス用語： CMOS技術 ,  *ブリッジ故障 ,  *ボディバイアス ,  故障カバレッジ ,  遅延故障 ,  統計的タイミング解析

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (5件)： プロセス ,  ブリッジ ,  欠陥 ,  試験 ,  ボディバイアス