特許
J-GLOBAL ID:201503001104768172

多層半導体素子の製造方法、およびそのように製造される半導体素子

発明者:
出願人/特許権者:
代理人 (1件): 特許業務法人深見特許事務所
公報種別:公表公報
出願番号(国際出願番号):特願2015-537657
公開番号(公開出願番号):特表2015-535130
出願日: 2013年10月18日
公開日(公表日): 2015年12月07日
要約:
この発明は、多層半導体素子を製造する方法に向けられている。この方法によれば、担体上での第1の材料の溶液印刷により、担体上に第1のデバイス層が設けられる。前記第1のデバイス層上に、第2の材料溶液の溶液印刷により、第2のデバイス層が設けられ、第2の材料溶液は、溶媒に溶解された第2のデバイス層材料を含む。第2のデバイス層の溶液印刷の前に、バリア中間層が、前記第1のデバイス層と前記第2のデバイス層との間に配置されるために、第1の層上に追加される。バリア中間層は、前記溶媒に溶けない中間層材料を含み、第1のデバイス層と第2のデバイス層との電気的相互作用を可能にするために配置されている。この発明はさらに、半導体素子を提供する。
請求項(抜粋):
多層半導体素子を製造する方法であって、前記方法は、 - 担体を設けるステップと、 - 第1のデバイス層を形成するための第1の材料溶液の溶液印刷により、前記担体上に前記第1のデバイス層を設けるステップと、 - 前記第1のデバイス層上に、第2の材料溶液の溶液印刷により、第2のデバイス層を設けるステップとを含み、前記第2の材料溶液は、溶媒に溶解された第2のデバイス層材料を含み、 前記方法は、前記第2のデバイス層を設ける前に、前記第1のデバイス層と前記第2のデバイス層との間に配置されるためのバリア中間層を設けるステップを含み、前記バリア中間層は、前記溶媒に溶けない中間層材料を含み、前記中間層材料は半導体材料であり、前記バリア中間層は、前記第1のデバイス層と前記第2のデバイス層との電気的相互作用を可能にするために配置されている、方法。
IPC (5件):
H05B 33/10 ,  H01L 51/50 ,  H01L 51/48 ,  H01L 51/44 ,  H01L 51/05
FI (6件):
H05B33/10 ,  H05B33/14 A ,  H05B33/22 D ,  H01L31/04 182Z ,  H01L31/04 135 ,  H01L29/28 100A
Fターム (16件):
3K107AA01 ,  3K107CC45 ,  3K107DD70 ,  3K107DD72 ,  3K107DD73 ,  3K107DD78 ,  3K107DD85 ,  3K107DD87 ,  3K107FF15 ,  3K107FF19 ,  3K107GG03 ,  3K107GG07 ,  3K107GG28 ,  5F151AA11 ,  5F151CB13 ,  5F151DA20
引用特許:
審査官引用 (1件)

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