【請求項1】 メモリデバイスであって、
基板と、
前記基板の上面に形成された第1の入力/出力導電層と、
前記第1の入力/出力導電層の上に配置された第1の垂直な半導体チャンネルと、
前記第1の垂直な半導体チャンネルの下面及び上面で、前記第1の垂直な半導体チャンネルとそれぞれ接触する第1および第2のソース/ドレインコンタクト領域と、
前記第2のソース/ドレインコンタクト領域の上面に形成された第2の入力/出力導電層と、
前記第2の入力/出力導電層の上に配置された第2の垂直な半導体チャンネルと、
前記第2の垂直な半導体チャンネルの下面及び上面で、前記第2の垂直な半導体チャンネルとそれぞれ接触する第3および第4のソース/ドレインコンタクト領域と、
前記第4のソース/ドレインコンタクト領域の上面に形成された第3の入力/出力導電層と、を有し、
前記第1の垂直な半導体チャンネルと、第1および第2のソース/ドレインコンタクト領域は、第1のデバイス階層にある第1の柱状物であり、前記第2の垂直な半導体チャンネルと、第3および第4のソース/ドレインコンタクト領域は、第2のデバイス階層にある第2の柱状物であり、さらに、
前記第1のデバイス階層にあり、前記第1の柱状物の第1面の第1部分に隣接して配置された第1の電荷記憶媒体と、
前記第1のデバイス階層に配置され、前記第1の電荷記憶媒体に隣接して配置された第1の制御ゲートと、
前記第1のデバイス階層および第2のデバイス階層にあり、前記第1の柱状物の前記第1面と直交する方向の第2面の第2部分に隣接して配置され、かつ前記第1の柱状物の前記第2面の前記第2部分の上方にある前記第2の柱状物の第2面の第2部分に隣接して配置された第2の電荷記憶媒体と、
前記第1のデバイス階層および前記第2のデバイス階層に配置され、前記第2の電荷記憶媒体に隣接して配置された第2の制御ゲートと、
前記第2のデバイス階層に配置された部分を少なくとも有し、前記第1の柱状物の前記第1面の前記第1部分の上方にある前記第2の柱状物の前記第2面と直交する方向の第1面の第1部分に隣接して配置された第3の電荷記憶媒体と、
前記第2のデバイス階層に配置された部分を少なくとも有し、前記第3の電荷記憶媒体に隣接して配置された第3の制御ゲートと、を有し、
前記第1の電荷記憶媒体は、前記第1の制御ゲートよりも前記第1の垂直な半導体チャンネルの近くに配置された第1のトンネル誘電膜を有し、
前記第2の電荷記憶媒体は、前記第2の制御ゲートよりも前記第1の垂直な半導体チャンネルおよび第2の垂直な半導体チャンネルの近くに配置され、第1のデバイス階層と第2のデバイス階層において連続した第2のトンネル誘電膜を有し、
前記第3の電荷記憶媒体は、前記第3の制御ゲートよりも前記第2の垂直な半導体チャンネルの近くに配置された第3のトンネル誘電膜を有し、
前記第1および第3の制御ゲートの双方は、互いに分離されるとともに独立して制御可能であるメモリデバイス。
H01L 21/20 ( 200 6.01)
, H01L 21/8247 ( 200 6.01)
, H01L 27/115 ( 200 6.01)
, H01L 27/10 ( 200 6.01)
, H01L 21/336 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
