特許
J-GLOBAL ID：201503019279698840

半導体装置の製造方法、半導体装置の評価方法および半導体装置

発明者：
百田 聖自

百田 聖自 について

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阿部 和

阿部 和 について

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河野 憲司

河野 憲司 について

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田邊 広光

田邊 広光 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について

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株式会社デンソー

株式会社デンソー について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2014-089124
公開番号（公開出願番号）：特開2015-207736
出願日： 2014年04月23日
公開日（公表日）： 2015年11月19日
要約：
【課題】ダミートレンチMOSセルを備え、かつ市場故障率の低いトレンチゲート型の半導体装置の製造方法、半導体装置の評価方法および半導体装置を提供すること。【解決手段】まず、n-型半導体基板1のおもて面に、素子の深さ方向に延びるゲート電極8を備えたトレンチMOSセルと、素子の深さ方向に延びるダミーゲート電極18を備えたダミートレンチMOSセルと、を形成する。次に、n-型半導体基板1のおもて面上に、エミッタ電極9およびスクリーニングパッドDGを形成する。スクリーニングパッドDGには、ダミーゲート電極18が接続される。次に、エミッタ電極9とスクリーニングパッドDGとの間に所定電圧を印加して、ダミーゲート絶縁膜17に対するスクリーニングを行う。次に、エミッタ電極9およびスクリーニングパッドDGを覆うめっき膜13により、エミッタ電極9とスクリーニングパッドDGとを短絡することで、製品が完成する。【選択図】図1
請求項（抜粋）：
素子の深さ方向に延びるゲート電極を備えたトレンチゲート構造を複数備え、複数の前記トレンチゲート構造が、素子の制御に寄与する第1トレンチゲート構造と、素子の制御に寄与しない第2トレンチゲート構造とからなる半導体装置の製造方法であって、 半導体基板のおもて面側に、複数の前記トレンチゲート構造を形成する第1工程と、 前記半導体基板のおもて面上に、複数の前記トレンチゲート構造のうち、1つ以上の前記トレンチゲート構造の前記ゲート電極が接続された電極パッドを形成する第2工程と、 ゲート電位以外の電位をもつ電極部と前記電極パッドとの間に所定電圧を印加して、前記電極パッドに接続された前記ゲート電極に接するゲート絶縁膜に前記所定電圧を印加するスクリーニングを行う第3工程と、 前記第3工程後、前記電極部と前記電極パッドとを短絡させて、前記電極パッドに接続された前記ゲート電極を備えた前記第2トレンチゲート構造を形成する第4工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (7件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/66
FI (10件)：
H01L29/78 652S ,  H01L29/78 653A ,  H01L29/78 653B ,  H01L29/78 655G ,  H01L29/78 652M ,  H01L29/78 658F ,  H01L29/78 652Q ,  H01L21/28 301A ,  H01L29/58 G ,  H01L21/66 V
Fターム (14件)：
4M104BB01 ,  4M104BB02 ,  4M104CC01 ,  4M104CC05 ,  4M104EE03 ,  4M104EE06 ,  4M104EE09 ,  4M104FF27 ,  4M104GG06 ,  4M104GG09 ,  4M106AB02 ,  4M106AC02 ,  4M106BA14 ,  4M106CA14
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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