特許
J-GLOBAL ID：201503020283888090

不揮発性半導体記憶装置及びその製造方法

発明者：
澤 敬一

澤 敬一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：特許公報
出願番号（国際出願番号）：特願2012-089421
公開番号（公開出願番号）：特開2013-219239
特許番号：特許第5808708号
出願日： 2012年04月10日
公開日（公表日）： 2013年10月24日
請求項（抜粋）：
【請求項1】 基板上に設けられ、前記基板に垂直な第1の方向に沿って複数の第1のメモリセルが直列接続された第1の柱状体と、 前記基板上に前記第1の方向と垂直な第2の方向に前記第1の柱状体と隣り合って設けられ、前記第1の方向に沿って複数の第2のメモリセルが直列接続された第2の柱状体と、 前記第2の方向に沿って延伸し、両端で前記第1の柱状体の前記基板側の一端と前記第2の柱状体の前記基板側の一端とを接続する導電性の接続体と、 第1の選択ゲート電極により導通・非導通が制御される第1のチャネル層を有し、前記第1の柱状体の前記一端とは反対側の他端に前記第1のチャネル層の一端が接続された第1の選択トランジスタと、 第2の選択ゲート電極により導通・非導通が制御される第2のチャネル層を有し、前記第2の柱状体の前記一端とは反対側の他端に前記第2のチャネル層の一端が接続された第2の選択トランジスタと、 を有するU字型メモリストリングを、前記第1及び第2の方向に垂直な第3の方向に沿って複数備え、 前記接続体は、前記基板上に設けられた絶縁層内に設けられ、 前記第1の柱状体は、 前記基板上に設けられて第1の導電層と第1の層間絶縁膜とを交互に積層して複数の第1の導電層と複数の第1の層間絶縁膜とを有して前記第3の方向に延伸する第1の積層体を貫通し前記接続体に達する第1のメモリホールの側壁上全体に設けられ前記接続体に接続される管状の第1のトンネル絶縁膜と、 前記第1のトンネル絶縁膜を介して前記第1のメモリホールの側壁上全体に設けられ、前記第1の柱状体の前記一端において前記接続体と電気的に接続され、前記第1の柱状体の前記他端において前記第1の選択トランジスタの前記チャネル層の前記一端と電気的に接続される半導体からなる管状の第1のメモリチャネル層と、 前記第1のメモリチャネル層の内側に設けられた第1の芯材と、 前記第1の積層体を貫通し、前記管状の第1のトンネル絶縁膜を内側に有する管状の第1のゲート間絶縁膜と、 前記第1のゲート間絶縁膜により前記複数の第1の導電層から分離され、前記第1のゲート間絶縁膜、前記第1のトンネル絶縁膜、及び前記複数の第1の層間絶縁膜により周囲からそれぞれ絶縁された複数の第1の浮遊電極と、 を有し、 前記複数の第1のメモリセルは、前記複数の第1の導電層、前記第1のゲート間絶縁膜、前記複数の第1の浮遊電極、前記第1のトンネル絶縁膜、及び前記第1のメモリチャネル層から構成され、 前記第2の柱状体は、 前記基板上に設けられて第2の導電層と第2の層間絶縁膜とを交互に積層して複数の第2の導電層と複数の第2の層間絶縁膜とを有して前記第3の方向に延伸する第2の積層体を貫通し前記接続体に達する第2のメモリホールの側壁上全体に設けられ前記接続体に接続される管状の第2のトンネル絶縁膜と、 前記第2のトンネル絶縁膜を介して前記第2のメモリホールの側壁上全体に設けられ、前記第2の柱状体の前記一端において前記接続体と電気的に接続され、前記第2の柱状体の前記他端において前記第2の選択トランジスタの前記チャネル層の前記一端と電気的に接続される半導体からなる管状の第2のメモリチャネル層と、 前記第2のメモリチャネル層の内側に設けられた第2の芯材と、 前記第2の積層体を貫通し、前記管状の第2のトンネル絶縁膜を内側に有する管状の第2のゲート間絶縁膜と、 前記第2のゲート間絶縁膜により前記複数の第2の導電層から分離され、前記第2のゲート間絶縁膜、前記第2のトンネル絶縁膜、及び前記複数の第2の層間絶縁膜により周囲からそれぞれ絶縁された複数の第2の浮遊電極と、 を有し、 前記複数の第2のメモリセルは、前記複数の第2の導電層、前記第2のゲート間絶縁膜、前記複数の第2の浮遊電極、前記第2のトンネル絶縁膜、及び前記第2のメモリチャネル層から構成され、 前記第1の選択トランジスタの前記第1のチャネル層の他端はビット線に接続され、 前記第2の選択トランジスタの前記第2のチャネル層の他端はソース線に接続され、 前記複数の第1の浮遊電極及び前記複数の第2の浮遊電極は、前記複数の第1の導電層及び前記複数の第2の導電層よりも仕事関数が大きい材料により構成され、 前記複数の第1の導電層及び前記複数の第2の導電層は、導電性のシリコンにより構成され、前記複数の第1の浮遊電極及び前記複数の第2の浮遊電極は金属シリサイドにより構成され、 前記接続体は、前記第1のメモリチャネル層と接続される部分及び前記第2のメモリチャネル層と接続される部分に、それぞれ、金属シリサイドを有する、 不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/336 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01) ,  H01L 21/8247 ( 200 6.01) ,  H01L 27/115 ( 200 6.01)
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
引用特許：
出願人引用 (4件)
全件表示
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM