特許
J-GLOBAL ID：201503065773534400
クロック生成回路及びクロック生成方法
発明者：
出願人/特許権者：
代理人 (3件)：
特許業務法人M&Sパートナーズ
, 塩谷 英明
, 宮崎 昭彦
公報種別：公開公報
出願番号（国際出願番号）：特願2013-195060
公開番号（公開出願番号）：特開2015-061256
出願日： 2013年09月20日
公開日（公表日）： 2015年03月30日
要約：
【課題】クロック生成回路のEMIを効果的に低減する。【解決手段】本発明は、PLL回路により生成されるクロック信号に対して所定の周波数変調を行う変調制御回路を備えるクロック生成回路である。PLL回路は、基準信号を生成する第1発振回路と、該基準信号を第1分周比に従って分周する第1分周回路と、与えられる位相差に従って所定の周波数のクロック信号を生成する第2発振回路と、変調制御回路により制御される第2分周比に従って、該クロック信号の周波数を分周する第2分周回路と、第1及び第2分周回路により分周された信号どうしの位相差を検出する位相比較回路とを備える。第2発振回路は、該位相差に従ってクロック信号の周波数を可変制御するように構成される。そして、変調制御回路は、基準周波数を中心に低周波領域と高周波領域とでクロック信号のスペクトラム拡散幅が異なるように第2分周比を制御する。【選択図】 図1
請求項（抜粋）：
所定の周波数のクロック信号を生成するPLL回路と、前記PLL回路により生成されるクロック信号に対して所定の周波数変調を行う変調制御回路と、を備えるクロック生成回路であって、
前記PLL回路は、
所定の基準周波数の基準信号を生成する第1の発振回路と、
前記第1の発振回路により生成された基準信号を第1の分周比に従って分周する第1の分周回路と、
前記所定の周波数のクロック信号を生成する第2の発振回路と、
前記変調制御回路により制御される第2の分周比に従って、前記第2の発振回路により生成されたクロック信号の周波数を分周する第2の分周回路と、
前記第1の分周回路により分周された信号の位相と前記第2の分周回路により分周された信号の位相とを比較して位相差を検出する位相比較回路と、を備え、
前記第2の発振回路は、前記位相比較回路により検出された位相差に従って前記クロック信号の周波数を可変制御するように構成され、
前記変調制御回路は、
前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第2の分周比を制御して、前記クロック信号に対して所定の周波数変調を行う、
クロック生成回路。
IPC (1件)：
FI (1件)：
Fターム (17件)：
5J106AA04
, 5J106CC01
, 5J106CC21
, 5J106CC41
, 5J106CC53
, 5J106DD08
, 5J106DD17
, 5J106FF08
, 5J106GG09
, 5J106GG20
, 5J106HH10
, 5J106KK24
, 5J106KK39
, 5J106PP03
, 5J106QQ06
, 5J106RR18
, 5J106RR20
審査官引用 (1件)
-
半導体集積回路
公報種別：公開公報
出願番号：特願2004-253770
出願人：株式会社ルネサステクノロジ
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