特許
J-GLOBAL ID：201503081510511738

半導体装置

発明者：
大 野 哲 也

大 野 哲 也 について

, 
津 田 邦 男

津 田 邦 男 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (4件)： 勝沼 宏仁 ,  関根 毅 ,  赤岡 明 ,  山ノ井 傑
公報種別：公開公報
出願番号（国際出願番号）：特願2013-189752
公開番号（公開出願番号）：特開2015-056557
出願日： 2013年09月12日
公開日（公表日）： 2015年03月23日
要約：
【課題】トランジスタの耐圧向上を実現可能な半導体装置を提供する。【解決手段】半導体装置は、半導体基板1と、半導体基板1上に第1の膜2を介して形成された第1導電型またはイントリンシック型の第1および第2半導体層3、4と、第2半導体層4上に形成された第1の主電極8と、第2半導体層4の第1の主電極8側または第1の主電極8とは反対側に形成された第2の主電極9とを備える。さらに、装置は、第1の主電極8に電気的に接続された第1のパッド層16と、第2の主電極9に接する第1の上部S4と、半導体基板1の上部S1と下部S2との間の高さに設けられた第2の上部S5と、半導体基板1の下部S2に対向する第3の上部S6とを有し、第2の主電極9に電気的に接続された第2のパッド層22とを備える。さらに、装置は、第2のパッド層22の第2の上部S5と第1の膜2の下部との間に形成された第2導電型の第3半導体層23を備える。【選択図】図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成された第1の膜と、 前記第1の膜上に形成された第1導電型またはイントリンシック型の第1半導体層と、 前記第1半導体層上に形成された前記第1導電型またはイントリンシック型の第2半導体層と、 前記第2半導体層上に絶縁膜を介して形成された制御電極と、 前記第2半導体層上に形成された第1の主電極と、 前記第2半導体層の前記第1の主電極側、または前記第2半導体層の前記第1の主電極とは反対側に形成された第2の主電極と、 前記第1の主電極に電気的に接続された第1のパッド層と、 前記第2の主電極に接する第1の上部と、前記半導体基板の上部と前記半導体基板の下部との間の高さに設けられた第2の上部と、前記半導体基板の下部に絶縁層を介して対向する第3の上部とを有し、前記第2の主電極に電気的に接続された第2のパッド層と、 前記第2のパッド層の前記第2の上部と前記第1の膜の下部との間に形成された前記第2導電型の第3半導体層と、 を備える半導体装置。
IPC (10件)：
H01L 21/338 ,  H01L 29/812 ,  H01L 29/778 ,  H01L 21/336 ,  H01L 29/78 ,  H01L 29/41 ,  H01L 29/417 ,  H01L 21/320 ,  H01L 21/768 ,  H01L 23/522
FI (7件)：
H01L29/80 U ,  H01L29/80 H ,  H01L29/78 301B ,  H01L29/44 L ,  H01L29/50 M ,  H01L21/88 T ,  H01L21/90 D
Fターム (42件)：
4M104AA04 ,  4M104AA07 ,  4M104CC01 ,  4M104DD26 ,  4M104EE03 ,  4M104FF01 ,  4M104FF02 ,  4M104GG08 ,  4M104GG18 ,  4M104HH20 ,  5F033GG02 ,  5F033MM30 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ58 ,  5F033VV07 ,  5F033XX03 ,  5F102FA01 ,  5F102GB01 ,  5F102GB02 ,  5F102GC01 ,  5F102GD10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR07 ,  5F102GR12 ,  5F102GS04 ,  5F102HC10 ,  5F140AA25 ,  5F140AB05 ,  5F140AC01 ,  5F140BA01 ,  5F140BA06 ,  5F140BA09 ,  5F140BH30 ,  5F140BH47 ,  5F140BJ25 ,  5F140CA06 ,  5F140CB04
引用特許：
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM