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J-GLOBAL ID：201602212979769826   整理番号：16A1108428

5nm技術を目指して:横型および縦型GAA FETを用いたロジック/SRAMのレイアウト最適化と性能ベンチマーク

Toward The 5nm Technology: Layout Optimization and Performance Benchmark for Logic/SRAMs Using Lateral and Vertical GAA FETs

著者 (9件)： HUYNH-BAO Trong (Imec, Leuven, BEL) ,  HUYNH-BAO Trong (Vrije Universiteit Brussel, Brussel, BEL) ,  RYCKAERT Julien (Imec, Leuven, BEL) ,  SAKHARE Sushil (Imec, Leuven, BEL) ,  MERCHA Abdelkarim (Imec, Leuven, BEL) ,  VERKEST Diederik (Imec, Leuven, BEL) ,  THEAN Aaron (Imec, Leuven, BEL) ,  WAMBACQ Piet (Imec, Leuven, BEL) ,  WAMBACQ Piet (Vrije Universiteit Brussel, Brussel, BEL)
資料名： Proceedings of SPIE  (Proceedings of SPIE)
巻： 9781  ページ： 978102.1-978102.12  発行年： 2016年 
JST資料番号： D0943A  ISSN： 0277-786X  CODEN： PSISDG  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブ20nmテクノロジーノードに於いて,ツールや材料の開発だけに依存する従来のトランジスタとリソグラフィーのスケーリングが大きな困難に直面しており,サブスレッショルドスロープ(SS)と短チャネル効果(SCE)を維持する必要があることから,5nmノード(iN5)以降のデバイスの選択肢を検討する必要があった。finFETのような薄型デバイスのスケーラビリティの問題に対しては,水平GAAナノワイヤトランジスタ(LFET)は,完全に空乏化したチャネル上ゲートの優れた制御性を提供することができ,4~7nmのナノワイヤ(NW)直径で14nmまでゲート長を拡大縮小することを可能にした。本論文では,5nm(iN5)設計ルールを用いて,縦型および横型GAA FETのロジックおよびSRAM回路のレイアウトと性能解析を行なった。提案したインターリービング拡散標準セルテンプレートは,ポートアクセス性能の改善を可能とした。10T VFETインバータ(FETあたり3NW)を構成するクリティカルパスのクロック周期は,アイソパフォーマンス時のエネルギー消費量が40%,アイソエナジー時のスピードを50%改善した。

シソーラス用語： *素子構造 ,  *FET【トランジスタ】 ,  論理素子 ,  SRAM ,  *最適化 ,  性能分析 ,  スケーリング【計数】 ,  横型
準シソーラス用語： *FinFET ,  *ゲートオールアラウンド構造 ,  デバイススケーリング ,  ナノワイヤFET ,  *レイアウト最適化 ,  性能解析

分類 (2件)： トランジスタ  (NC03070N) ,  論理回路  (NC05070B)

タイトルに関連する用語 (7件)： 横型 ,  縦型 ,  FET ,  ロジック ,  SRAM ,  レイアウト最適化 ,  ベンチマーク