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J-GLOBAL ID：201602219975487198   整理番号：16A0096469

分周比に依存しないデューティ比50%の可変分周器とそのPLLへの応用

A Programmable Divider with 50% Duty Cycle Unrelated to Dividing Cycle and its Application to PLL

著者 (4件)： 原田裕二郎 (東海大学大学院産業工学研究科) ,  矢原充敏 (東海大学福岡短期大学) ,  松本欣也 (東海大学大学院産業工学研究科) ,  藤本邦昭 (東海大学大学院産業工学研究科)
資料名： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
巻： 136  号： 1  ページ： 2-7 (J-STAGE)  発行年： 2016年 
JST資料番号： S0810A  ISSN： 0385-4221  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 可変分周器は,発振回路で生成した高周波のクロックを低周波のクロックに変換する回路であるが,クロック信号の立上りと立下りの両方のエッジを利用して信号処理を行う事が増えてきており,このような場合には出力信号のデューティ比を50%に保つことが,極めて重要な性能の一つとなっている。しかし,可変分周器の一般的な構成法である単相クロック完全同期式の回路では,常にクロックの一方のエッジに同期して出力状態が変化するため,分周比が偶数値の場合には出力のデューティ比を50%にできるが,分周比が奇数値の場合に出力信号のデューティ比を50%にすることが困難であり回路構成が複雑になる。本論文では,分周比に関係なく常にデューティ比50%の出力信号を得ることができる可変分周器を提案した。その回路構成と動作を説明する。本回路の構成は極めて簡単であり,その動作は分周比に関係なく安定している。これは,常にデューティ比50%を実現する従来の方式と比較しても,回路規模については同等以下に縮小されており,かつ安定性については従来回路が有していた問題点が存在しない。また,ハードウェア記述言語を用いて簡単に記述することができ,FPGA上に実装可能である。さらに,提案する可変分周器をDC-PLLに組込んだ場合,その出力信号は入力信号の周波数に関係なく常にデューティ比50%を保てると共に,低定常位相誤差,広同期範囲,高速初期引込み特性を実現することができる。それ故,本DC-PLLはディジタル通信機器のクロック生成回路への利用が期待される。

シソーラス用語： *位相同期ループ ,  *分周器 ,  比率 ,  *回路設計 ,  実装 ,  信号発生器
準シソーラス用語： PLL【信号】 ,  *周波数分周器 ,  *デューティ比 ,  FPGA実装 ,  クロック発生器

分類 (1件)： 周波数変換回路  (NC05030J)

引用文献 (11件)：

• (1) Y. Hisamatsu: “A/d converting circuit, solid-state image sensing device and camera system”, 特開WO20090-41474 A1 (2009)
• (2) T. Ogawa and K. Taniguchi: “A 50% Duty-Cycle Correction Circuit for PLL Output”, IEICE Trans., Vol. J85-C, No. 7, pp. 557-563 (2002) (in Japanese)
• 小川 徹・谷口研二:「PLL出力における50%デューティ補償回路」,信学論C,Vol. J85-C, No. 7, pp. 557-563 (2002)
• (3) ジェレミー スクテリ:「分周回路および分周方法」,特開2008-301488 (2008)
• (4) 原田 充・山岸明洋:「可変分周方法および可変分周器」,特開WO2004-105247 (2006)

タイトルに関連する用語 (4件)： デューティ比 ,  可変分周器 ,  PLL ,  応用