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J-GLOBAL ID：201602240654967035   整理番号：16A1105969

メモリベースに基づく2値化深層畳込みニューラルネットワークの実現

A Memory Based Realization of the Binarized Deep Convolutional Neural Network

著者 (5件)： 中原啓貴 (東京工大) ,  米川晴義 (東京工大) ,  笹尾勤 (明治大 理工) ,  岩本久 (ポコアポコネットワークス) ,  本村真人 (北大 大学院情報科学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 116  号： 210(RECONF2016 24-39)  ページ： 63-68  発行年： 2016年08月29日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク(DCNN:Deep Convolutional Neural Network)の識別高速化と低消費電力化が求められている。DCNNの演算の90%以上は2次元畳み込みであり,主に積和(MAC:Multiply-Accumulation)演算である。本論文ではDCNNの入力値と重みを2値(-1/+1)に制限した2値化DCNNを組み込み向けFPGAとオフチップメモリ(QDR II+SSRAM)で実現する。提案手法はDSPブロックではなくメモリで実現するため電力効率に優れている。また,2値化DCNNの演算部を関数分解し,メモリを直列に接続したLUTカスケードで実現する。従って,単一メモリで実現する場合と比較してメモリ量を大幅に削減できる。本論文では,積和演算部の解析を行い,各レイヤ毎に適切なオンチップメモリを用いてLUTカスケードを実現する。DCNNのベンチマークであるCIFAR-10をNetFPGA-1G-CMLボード上に実現し既存のFPGA実現法と比較を行った結果,最も最新の実装法と比較して,面積効率で38.82倍優れており,消費電力効率で2.02倍優れていた。従って,2値化DCNNは既存のDCNNと比較して特に面積効率に優れているため安価な小型FPGAとSRAMを組合せて実現することができ,組込み用途に適している。(著者抄録)

シソーラス用語： *記憶装置 ,  *変換 ,  *深層 ,  *畳込み ,  *ニューラルネットワーク ,  画像認識 ,  装置 ,  演算 ,  FPGA ,  電力効率 ,  ルックアップテーブル ,  縦続接続 ,  SRAM ,  効率 ,  高速化 ,  消費電力
準シソーラス用語： *二値化 ,  組込み機器 ,  面積効率 ,  低消費電力化

分類 (2件)： ディジタル計算機ハードウェア一般  (JC04010C) ,  人工知能  (JE08000Z)

タイトルに関連する用語 (2件)： 2値化 ,  深層畳込みニューラルネットワーク