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J-GLOBAL ID：201602254132563757   整理番号：16A0583353

CMOSアニーリングを用いた組合せ最適化問題を解くための20kスピンIsingチップ【Powered by NICT】

A 20k-Spin Ising Chip to Solve Combinatorial Optimization Problems With CMOS Annealing

著者 (6件)： Yamaoka Masanao (R&D Group, Hitachi, Ltd., Kokubunji, Japan) ,  Yoshimura Chihiro (R&D Group, Hitachi, Ltd., Kokubunji, Japan) ,  Hayashi Masato (R&D Group, Hitachi, Ltd., Kokubunji, Japan) ,  Okuyama Takuya (R&D Group, Hitachi, Ltd., Yokohama, Japan) ,  Aoki Hidetaka (R&D Group, Hitachi, Ltd., Yokohama, Japan) ,  Mizuno Hiroyuki (Hitachi Ltd., Tokyo, Japan)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 51  号： 1  ページ： 303-309  発行年： 2016年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 近未来では,組合せ最適化問題を解く能力はIoT時代を可能にする重要な技術である。Isingコンピューティングと呼ばれるとCMOS回路を用いて実現した新計算アーキテクチャを提案した。計算問題をIsing模型,磁気スピンの挙動を表すモデルと,その固有の収束特性を利用した効率的組合せ最適化問題を解決する。コンピューティングでは,「CMOSアニーリング」を用い問題のためのより良い解を見出すことである。65nmプロセスで作製した20kスピンプロトタイプIsingチップ。Isingチップは100MHz動作を達成し,Isingモデルを用いた組合せ最適化問題を解くためのその能力を確認した。近似アルゴリズムを実行する場合,チップの電力効率は汎用CPUのそれよりも1800倍高いことが推定できる。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 計算機アーキテクチャ ,  電力効率 ,  Ising模型 ,  *組合せ最適化問題 ,  磁気 ,  *焼なまし ,  *CMOS
準シソーラス用語： 近似アルゴリズム ,  CMOS集積回路 , 【Automatic Indexing@JST】

著者キーワード (7件)： variation ,  CMOSアニーリング ,  組合せ最適化問題 ,  Ising計算 ,  Isingモデル ,  自然計算 ,  SRAM

分類 (2件)： 半導体集積回路  (NC03162T) ,  汎用演算制御装置  (JC04020N)

タイトルに関連する用語 (4件)： CMOS ,  アニーリング ,  組合せ最適化問題 ,  スピン