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J-GLOBAL ID：201602255519880467   整理番号：16A1366678

A 9.35-ENOB,14.8fJ/変換ステップ完全受動ノイズ・シェーピングSAR ADC

A 9.35-ENOB, 14.8 fJ/conv.-step Fully-Passive Noise-Shaping SAR ADC

著者 (3件)： CHEN Zhijie (Department of Physical Electronics, Tokyo Institute of Technology) ,  MIYAHARA Masaya (Department of Physical Electronics, Tokyo Institute of Technology) ,  MATSUZAWA Akira (Department of Physical Electronics, Tokyo Institute of Technology)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E99.C  号： 8  ページ： 963-973(J-STAGE)  発行年： 2016年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,SAR ADCにおいて単相クロック制御ノイズシェーピングを実装するオペアンプ不要のソリューションを提案する。従来のノイズシェーピングSAR ADCとは異なり,この提案は,受動的な手法である電荷再分布によるノイズシェーピングを実現する。受動的な実装は高い電力効率を有する。一方,提案は,従来のSAR ADCの基本的アーキテクチャと動作方法を保持しているため,SAR ADCのすべての利点を有する。さらに,ノイズシェーピングはSAR ADCの性能を向上させ,非理想的な影響を緩和する。65nm CMOS技術で設計したプロトタイプは,サンプリング周波数50MS/sの8ビットC-DACに基づいて58dBのSNDRを実現した。これは,0.8V電源で120.7μWの電力を消費し,変換ステップあたり14.8fJの性能指数を達成した。(翻訳著者抄録)

シソーラス用語： *量子化雑音 ,  *AD変換器 ,  *電気回路 ,  電荷分布 ,  CMOS構造 ,  演算増幅器 ,  コンデンサ
準シソーラス用語： CMOS技術 ,  *SAR-ADC ,  キャパシタ ,  *ノイズシェーピング ,  *受動回路 ,  電荷再分布

著者キーワード (6件)： fully passive noise shaping ,  charge-redistribution ,  SAR ADC ,  noise transfer function ,  zeros ,  poles

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

引用文献 (23件)：

• [1] M. Garg, S.S. Suryagandh, and J.C.S. Woo, “Scaling impact on analog performance of sub-100nm MOSFETs for mixed mode applications,” IEEE European Solid-State Device Research Circuits (ESSDERC), pp.371-374, Sept. 2003.
• [2] D.M. Binkley, “Tradeoffs and optimization in analog CMOS design,” International Conference on Mixed Design of Integrated Circuits and Systems, pp.47-60, June 2007.
• [3] H.-Y. Tai, Y.-S. Hu, H.-W. Chen, and H.-S. Chen, “A 0.85 fJ/conversion-step 10b 200kS/s subranging SAR ADC in 40nm CMOS,” IEEE ISSCC Dig. Tech. Papers, pp.196-197, Feb. 2014.
• [4] C.-Y. Liou and C.-C. Hsieh, “A 2.4-to-5.2fJ/conversion-step 10b 0.5-to-4MS/s SAR ADC with charge-average switching DAC in 90nm CMOS,” IEEE ISSCC Dig. Tech. Papers, pp.280-281, Feb. 2013.
• [5] M. Liu, P. Harpe, R. van Dommele, and A. van Roermund, “A 0.8V 10b 80kS/s SAR ADC with duty-cycled reference generation,” IEEE ISSCC Dig. Tech. Papers, pp.1-3, Feb. 2015.

タイトルに関連する用語 (5件)： ENOB ,  ノイズ ,  シェーピング ,  SAR ,  ADC