文献

J-GLOBAL ID：201602285475960888   整理番号：16A0977959

相補III Si上のVヘテロ接合横方向北西トンネルFET技術【Powered by NICT】

Complementary III-V heterojunction lateral NW Tunnel FET technology on Si

著者 (6件)： Cutaia D. (IBM Research - Zurich, Saeumerstrasse 4, 8803 Rueschlikon, Switzerland) ,  Moselund K. E. (IBM Research - Zurich, Saeumerstrasse 4, 8803 Rueschlikon, Switzerland) ,  Schmid H. (IBM Research - Zurich, Saeumerstrasse 4, 8803 Rueschlikon, Switzerland) ,  Borg M. (IBM Research - Zurich, Saeumerstrasse 4, 8803 Rueschlikon, Switzerland) ,  Olziersky A. (IBM Research - Zurich, Saeumerstrasse 4, 8803 Rueschlikon, Switzerland) ,  Riel H. (IBM Research - Zurich, Saeumerstrasse 4, 8803 Rueschlikon, Switzerland)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： VLSI Technology  ページ： 1-2  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： を初めてSi基板上に横方向にp型(InAs-Si)とn型(InAs-GaSb)ヘテロ接合トンネルFET(TFET)のモノリシック集積を可能にする技術を実証した。横形ヘテロ接合ナノワイヤ(NW)構造を,III-V族材料の鋳型支援選択的エピタクシー(TASE)[1]と結合したトップダウンCMOSプロセスを用いて実現した。サブ40nm InAs-Si p TFETとInAs-GaSb n TFETを作製し,最初の横方向III-Vヘテロ構造NW TFETを著者らの知る限りである。InAs-Si p TFETはV_DS=V_GS=-0.5Vで4μAの,I_on,オン電流と組み合わせた decの平均サブスレッショルドスイング,SS_ave,優れた性能を示した。InAs-GaSb n TFETはより高いI_on約1桁を持っているが,SSは,高い界面トラップ密度(D_it)による劣化である。Copyright 2016 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 電流 ,  ナノワイヤ ,  ヒ化インジウム ,  エピタクシー ,  アンチモン化ガリウム ,  *ケイ素 ,  *ヘテロ接合
準シソーラス用語： 界面トラップ ,  ヘテロ構造 ,  CMOSプロセス ,  トップダウン ,  モノリシック集積化 ,  シリコンウエハ ,  *トンネル電界効果トランジスタ , 【Automatic Indexing@JST】

分類 (1件)： 信号理論  (ND02020G)

タイトルに関連する用語 (4件)： Si ,  ヘテロ接合 ,  横方向 ,  トンネルFET