特許
J-GLOBAL ID：201603001838216649
半導体装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2016-113977
公開番号（公開出願番号）：特開2016-187038
出願日： 2016年06月08日
公開日（公表日）： 2016年10月27日
要約：
【課題】データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる記憶装置の提供。【解決手段】各メモリセルに、第1容量素子と、第2容量素子と、上記第1容量素子及び第2容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を少なくとも有する。また、第1容量素子の容量値が、第2容量素子の容量値の1000倍以上、好ましくは10000倍以上となるようにする。そして、通常動作の時に、第1容量素子及び第2容量素子を用いて電荷の保持を行う。また、データの保持時間が所定の長さに満たないメモリセルを検出するための検証動作を行う時に、第2容量素子を用いて電荷の保持を行う。【選択図】図1
請求項（抜粋）：
第1のトランジスタと、
前記第1のトランジスタ上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第2のトランジスタと、
前記第1の絶縁膜上方の容量素子と、
前記第2のトランジスタ上方及び前記容量素子上方の第2の絶縁膜と、
前記第2の絶縁膜上方の第1の導電膜と、
前記第2の絶縁膜上方の第2の絶縁膜と、を有し、
前記第2のトランジスタのソース電極又はドレイン電極の一方は、前記第1のトランジスタと電気的に接続され、
前記第2のトランジスタのソース電極又はドレイン電極の他方は、前記第1の導電膜と電気的に接続され、
第3の導電膜は、前記第2のトランジスタのソース電極又はドレイン電極の一方となる領域と、前記容量素子の第1の電極となる領域と、を有し、
前記第2のトランジスタのゲート電極は、前記容量素子の第2の電極と同膜であり、
前記第2の絶縁膜は、前記第2の導電膜と前記第3の導電膜との間の領域を有することを特徴とする半導体装置。
IPC (10件)：
H01L 21/824
, H01L 27/108
, H01L 29/786
, H01L 21/336
, H01L 21/823
, H01L 27/088
, G11C 11/405
, G11C 11/401
, G11C 29/06
, G11C 29/24
H01L27/10 321
, H01L29/78 613Z
, H01L29/78 618B
, H01L29/78 626C
, H01L27/08 102E
, G11C11/34 352B
, G11C11/34 371A
, G11C29/00 671F
, G11C29/00 673W
