特許
J-GLOBAL ID：201603002836275717
半導体装置の製造方法及び半導体装置
発明者：
出願人/特許権者：
代理人 (3件)：
前田 実
, 山形 洋一
, 篠原 昌彦
公報種別：特許公報
出願番号（国際出願番号）：特願2012-023171
公開番号（公開出願番号）：特開2013-161966
特許番号：特許第6005364号
出願日： 2012年02月06日
公開日（公表日）： 2013年08月19日
請求項（抜粋）：
【請求項1】 支持基板、第1の絶縁層、及び素子形成層が積層されると共に、半導体素子が形成される素子形成領域と前記素子形成領域の外縁に接する素子分離領域に対応する領域とを前記素子形成層の主面に有するSOI基板を準備する工程と、
前記素子分離領域に対応する前記領域の前記第1の絶縁層と前記素子形成層とを除去し、前記素子分離領域に対応する領域において前記支持基板の第1面を露出させる第1の開口部を形成する第1の開口部形成工程と、
前記第1の開口部内に露出する前記第1の絶縁層の側面を、前記素子形成領域に対応する前記素子形成層の端部より内側まで除去する第1の絶縁層除去工程と、
前記第1の開口部内に、前記素子形成層の側面と前記第1の絶縁層の側面と前記支持基板の前記第1面とを被覆する、前記素子形成層の構成材料よりもエッチング速度が遅い材料で第2の絶縁層を形成する第2の絶縁層形成工程と、
CMP技術により前記素子形成層の主面と前記第2の絶縁層の平坦な頂面とを面一とする第2の絶縁層除去工程と、
少なくとも一部が前記第2の絶縁層に近接するように、前記素子形成領域に前記半導体素子を形成する工程と、
前記半導体素子を覆うように第3の絶縁層を形成する工程と、
前記第3の絶縁層を貫通して前記半導体素子の一部を露出させる第2の開口部を異方性エッチングにより形成する工程と、
前記第2の開口部によって露出した前記半導体素子に接するように前記第2の開口部内を埋める導電性部材を形成する工程と
を有することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/336 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
, H01L 21/76 ( 200 6.01)
, H01L 21/768 ( 200 6.01)
H01L 29/78 616 K
, H01L 21/76 L
, H01L 29/78 616 S
, H01L 29/78 627 C
, H01L 29/78 621
, H01L 21/90 C
