特許

J-GLOBAL ID：201603005251415539

半導体記憶装置

発明者： 福士 哲夫 ,  廣部 厚紀 ,  神保 敏且 ,  松重 宗明
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 家入 健
公報種別：特許公報
出願番号（国際出願番号）：特願2012-258669
公開番号（公開出願番号）：特開2014-107385
特許番号：特許第6029434号
出願日： 2012年11月27日
公開日（公表日）： 2014年06月09日
請求項（抜粋）：

【請求項1】 第1のセンスアンプと、当該第1のセンスアンプの両側に配置されている第1のメモリセルと、当該第1のメモリセルと接続され、前記第1のセンスアンプの両側において当該第1のセンスアンプとそれぞれ接続されている第1のビット線対と、をそれぞれ複数備える第1のメモリ領域と、 第2のセンスアンプと、当該第2のセンスアンプの両側に配置されている第2のメモリセルと、当該第2のメモリセルと接続され、前記第2のセンスアンプの両側において当該第2のセンスアンプとそれぞれ接続されている第2のビット線対と、をそれぞれ複数備える第2のメモリ領域と、を備え、 前記第1のメモリ領域と前記第2のメモリ領域との境界領域には、前記第1のセンスアンプの前記第2のメモリ領域側に配置されている第1のメモリセルおよび第1のビット線と、前記第2のセンスアンプの前記第1のメモリ領域側に配置されている第2のメモリセルおよび第2のビット線と、が配置されており、 前記第1のメモリ領域の前記境界領域と反対側に配置されている第1のメモリセルと接続されている第1のワード線と、前記第1のワード線が接続されている第1のワード線駆動回路と、を備え、 前記第2のメモリ領域の前記境界領域と反対側に配置されている第2のメモリセルと接続されている第2のワード線と、前記第2のワード線が接続されている第2のワード線駆動回路と、を備え、 前記第1のメモリ領域の前記境界領域と反対側に配置されている第1のメモリセルと重畳する位置に、前記第1のワード線駆動回路に第1のワード線駆動信号を供給するための第1の配線が形成されており、 前記第2のメモリ領域の前記境界領域と反対側に配置されている第2のメモリセルと重畳する位置に、前記第2のワード線駆動回路に第2のワード線駆動信号を供給するための第2の配線が形成されており、 前記境界領域に配置されている前記第1および第2のメモリセルは情報が書き込まれないメモリセルを含み、前記境界領域を平面視した際に当該境界領域に配置されている前記第1および第2のメモリセルと重畳する位置に第3の配線が形成されており、 前記第1、第2および第3の配線は同一レベルの配線層で形成されている、 半導体記憶装置。

IPC (3件)：

H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  G11C 11/401 ( 200 6.01)

FI (3件)：

H01L 27/10 681 C ,  H01L 27/10 681 E ,  G11C 11/34 371 K

引用特許：

出願人引用 (3件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願2002-127935   出願人：エルピーダメモリ株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2002-175961   出願人：エルピーダメモリ株式会社
• ダイナミック型RAMと半導体装置
  公報種別：公開公報   出願番号：特願平11-314225   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ

審査官引用 (3件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願2002-127935   出願人：エルピーダメモリ株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2002-175961   出願人：エルピーダメモリ株式会社
• ダイナミック型RAMと半導体装置
  公報種別：公開公報   出願番号：特願平11-314225   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ