特許
J-GLOBAL ID：201603005811136347
多層式記憶フラッシュメモリアレイのプログラム方式及びその切替制御方法
発明者：
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出願人/特許権者：
代理人 (2件)：
▲吉▼川 俊雄
, 市川 寛奈
公報種別：特許公報
出願番号（国際出願番号）：特願2014-511715
特許番号：特許第5999455号
出願日： 2012年03月23日
請求項（抜粋）：
【請求項1】 フラッシュメモリコントローラがフラッシュメモリに対してプログラムする過程において、一部の論理ページを選択的にスキップしてプログラムし、且つ異なる方向のLSBページを選択的にスキップすることができ、
多層式記憶フラッシュメモリにおける物理ユニットのMSBビットとLSBビットがそれぞれMSBページとLSBページにマッピングされ、配置された論理ページの番号kに関して、
以下、kが偶数の場合、当該ページは奇数物理ページであって、
(i)kが0の場合、当該奇数物理ページのWL0のMSBページに位置し、或いは、
(ii)kが254の場合、WL63のLSBページに位置し、或いは、
(iii)kが254でなく、4の倍数でない場合、WL[(k+2)/4]のMSBページに位置し、或いは、
(iv)kが0でなく、4の倍数の場合、WL[(1/4)k-1]のLSBページに位置し、
以下、kが奇数の場合、当該ページは偶数物理ページであって、
(v)kが1の場合、WL0のMSBページに位置し、或いは
(vi)kが255の場合、WL63のLSBページに位置し、或いは
(vii)kが255でなく、k-1が4の倍数でない場合、WL[(k+1)/4]のMSBページに位置し、或いは
(viii)kが1でなく、k-1が4の倍数の場合、WL[(1/4)(k-1)-1]のLSBページに位置する
という規則で番号が付与され、
プログラミング過程において多層式記憶フラッシュメモリの物理ページにおける水平方向の隣接する1組のLSBページを選択的にスキップしてプログラムし、多層式記憶フラッシュメモリアレイの水平方向のプログラム回数を減少し、前記スキップされる論理ページの番号Npassが、
であり、
式中、iが自然数であり、且つ1≦i≦64であるプログラム方式1と、
プログラミング過程において多層式記憶フラッシュメモリの物理ページにおける対角方向に隣接する2組のLSBページをスキップし、多層式記憶フラッシュメモリアレイの対角方向のプログラム回数を減少し、前記スキップされる論理ページの番号Npassが、
或いは、
であり、
式中、nが自然数であり、且つ1≦n≦31であるプログラム方式2と、
プログラミング過程において多層式記憶フラッシュメモリの物理ページにおける物理列を挟んでいる隣接する2組のLSBページをスキップし、多層式記憶フラッシュメモリアレイの垂直方向のプログラム回数を減少し、前記スキップされる論理ページの番号Npassが、
式中、nが整数であり、且つ0≦n≦31であるプログラム方式3、
或いは、
式中、nが自然数であり、且つ1≦n≦31であるプログラム方式3、
の3種類のプログラム方式を少なくとも含むこと、および
多層式記憶フラッシュメモリが使用され始める時、正常なプログラム方式を採用し、即ち、プログラムする時に多層式記憶フラッシュメモリブロックにおける全ての論理ページに対して書き込み操作を行うとともに、使用過程におけるエラー数を監視する工程と、
当該ブロックは使用過程においてエラーが第一の閾値に到達した時、コントローラはプログラム方式1を採用して多層式記憶フラッシュメモリに対してプログラム操作を行うとともに、続いて多層式記憶フラッシュメモリのエラー数を監視する工程と、
次の使用過程において、当該ブロックは使用過程におけるエラーが増加して第二の閾値に到達した時、コントローラのプログラム方式がプログラム方式1からプログラム方式2に切り替えられるとともに、続いてフラッシュメモリのエラー状況を監視する工程を備えること、
を特徴とするフラッシュメモリコントローラにより操作が完成される多層式記憶フラッシュメモリアレイのプログラム方式。
IPC (2件)：
G11C 16/02 ( 200 6.01)
, G11C 16/04 ( 200 6.01)
G11C 17/00 611 F
, G11C 17/00 611 G
, G11C 17/00 622 E
, G11C 17/00 641
