特許
J-GLOBAL ID：200903004620913090

不揮発性半導体記憶装置

発明者：
神田 和重

神田 和重 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 特許業務法人高橋・林アンドパートナーズ
公報種別：公開公報
出願番号（国際出願番号）：特願2007-030408
公開番号（公開出願番号）：特開2008-198265
出願日： 2007年02月09日
公開日（公表日）： 2008年08月28日
要約：
【課題】NAND型フラッシュメモリにおいて、容量結合による影響を抑制し、記憶容量を上げつつ書込みスピードを向上させる。【解決手段】複数のメモリセルトランジスタが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、前記複数のメモリセルトランジスタの制御ゲートにそれぞれ接続された複数のワード線130と、複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線140と、前記複数のビット線140ごとに一つずつ接続されたセンスアンプ40と、を備え、前記複数のメモリセルトランジスタは2以上の記憶状態数を持ち、且つ、前記複数のメモリセルトランジスタが記憶する前記記憶状態数は前記ビット線140方向に隣接するメモリセルトランジスタ同士で異なっており、前記複数のメモリセルトランジスタの書込みは前記複数のビット線140のすべてが選択されて書込まれる不揮発性半導体記憶装置10。【選択図】 図10
請求項（抜粋）：
電気的に書き換え可能な複数のメモリセルトランジスタが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、 前記複数のメモリセルトランジスタの制御ゲートにそれぞれ接続された複数のワード線と、 複数の前記メモリセルユニットのそれぞれの一端に接続された複数のビット線と、 前記複数のビット線ごとに一つずつ接続されたセンスアンプと、を備え、 前記複数のメモリセルトランジスタは2以上の記憶状態数を持ち、且つ、前記複数のメモリセルトランジスタが記憶する前記記憶状態数は前記ビット線方向に隣接するメモリセルトランジスタ同士で異なっており、 前記複数のメモリセルトランジスタの書込みは前記複数のビット線のすべてが選択されて書込まれることを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
G11C 16/02 ,  G11C 16/04
FI (3件)：
G11C17/00 641 ,  G11C17/00 611G ,  G11C17/00 622E
Fターム (19件)：
5B125BA02 ,  5B125BA19 ,  5B125CA01 ,  5B125CA15 ,  5B125CA19 ,  5B125CA20 ,  5B125DB01 ,  5B125DB02 ,  5B125DB08 ,  5B125DD01 ,  5B125DE15 ,  5B125EA05 ,  5B125EA08 ,  5B125EA10 ,  5B125EB01 ,  5B125EF07 ,  5B125FA01 ,  5B125FA05 ,  5B125FA07
引用特許：
出願人引用 (4件)
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審査官引用 (7件)
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