特許
J-GLOBAL ID:201603007525923296

半導体装置

発明者:
出願人/特許権者:
代理人 (3件): 高田 守 ,  高橋 英樹 ,  久野 淑己
公報種別:公開公報
出願番号(国際出願番号):特願2016-132665
公開番号(公開出願番号):特開2016-195271
出願日: 2016年07月04日
公開日(公表日): 2016年11月17日
要約:
【課題】高発振耐量を実現することができる半導体装置を得る。【解決手段】n型ドリフト層1の上面にp型ベース層2が設けられている。p型ベース層2上に部分的にn型エミッタ層8が設けられている。n型エミッタ層8及びp型ベース層2を貫通するようにトレンチゲート10が設けられている。n型ドリフト層1の下面にp型コレクタ層12が設けられている。n型ドリフト層1とp型コレクタ層12の間にn型バッファ層4が設けられている。n型バッファ層4のピーク濃度は、n型ドリフト層1より高く、p型コレクタ層12より低く、n型バッファ層4のキャリア濃度は、n型ドリフト層1側からp型コレクタ層12側に向かって深さの指数関数で増加し、n型ドリフト層1とn型バッファ層4の接続部分におけるn型バッファ層4のキャリア濃度の傾斜が20〜2000cm-4である。【選択図】図6
請求項(抜粋):
n型ドリフト層と、 前記n型ドリフト層の上面に設けられたp型ベース層と、 前記p型ベース層上に部分的に設けられたn型エミッタ層と、 前記n型エミッタ層及び前記p型ベース層を貫通するように設けられたトレンチゲートと、 前記n型ドリフト層の下面に設けられたp型コレクタ層と、 前記n型ドリフト層と前記p型コレクタ層の間に設けられたn型バッファ層とを備え、 前記n型バッファ層のピーク濃度は、前記n型ドリフト層より高く、前記p型コレクタ層より低く、 前記n型バッファ層のキャリア濃度は、前記n型ドリフト層側から前記p型コレクタ層側に向かって深さの指数関数で増加し、 前記n型ドリフト層と前記n型バッファ層の接続部分における前記n型バッファ層の前記キャリア濃度の傾斜が20〜2000cm-4であることを特徴とする半導体装置。
IPC (7件):
H01L 29/861 ,  H01L 29/868 ,  H01L 29/739 ,  H01L 29/78 ,  H01L 29/06 ,  H01L 29/872 ,  H01L 27/04
FI (12件):
H01L29/91 D ,  H01L29/78 655A ,  H01L29/78 655B ,  H01L29/78 652P ,  H01L29/06 301G ,  H01L29/06 301V ,  H01L29/78 655D ,  H01L29/78 652N ,  H01L29/78 655F ,  H01L29/06 301D ,  H01L29/86 301F ,  H01L29/78 657D
引用特許:
審査官引用 (9件)
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